Устройство для регистрации информации

п 11 49758 ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Ссниалистических Рсслублик) Заявлено 27.04.73 (2 присоединением заявкиГосударственный комите 1(23) ПриоритетОпубликовано 30.12Дата опубликовани овета Министров СССРло делам изобретений(53) У 1.327,188.8) юллетень48 открытн писания 18.03.7 2) Авторы изобретен чуковский и В. И, Тергое(71) Заявитель Сибирский институт земного магнетизма, ионосферь радиоволн Сибирского отделения АНраспространенияСР 4) УСТРОЙСТВО ДЛЯ РЕГИСТРАЦИИ ИНФОРМ тся к вычислительной к автоматически функм регистрации и обраодом информации на ычислительной машины овано для регистрации стической и периодичеение относи частности щим система ных с выв устройства в быть использ о вида етати рмации.технике, . ционируюботки давнешниеи может различно ской инф Известно устройство для регистрации ин формацйи, содержащее блок управления, соединенный с входным блоком, с регистром опроса и приемным регистром адресного блока, с блоком выбора чисел, арифметическим блоко.1, распределителем и узлом обнаружения 15 ошибок выходного блока, причем приемный регистр адресного блока подключен ко входному блоку и блоку выбора чисел, соединенному с блоком памяти, выходы которого подключены к арифметическому блоку, связан ному со входами блока памяти и к приемному регистру выходного блока, который связан с распределителем и через элемент ИЛИ - с узлом обнаружения ошибок и выходным регистром. 25Основным недостатком известных устройств регистрации является постоянный опрос всех элементов памяти приемного регистра без учета из;естного временного распределения поступления статической информации по кана- ЗО лам, отсутствие регистрации числа ошибок и формирования кода ошибки при передаче данных на внешние устройства.С целью повышения точности и достовер" ности регистрации в состав предлагаемого устройства введены последовательно соединенные другой распределитель, подключенный к блоку управления, и триггеры, выходы которых соединены с адресным блоком, а входы - с вх дным блоком, подключенным к узлу обнарушения ошибок.На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 - функциональная схема узла обнаружения ошибок.Устройство для регистрации информации содержит входной блок 1, распределитель 2, трнп еры 3 - б (например, динамические триггеры), адресный блок 7, содержащий приемный регистр 8 и регистр опроса 9, блок выбора шсел 10, блок управления 11, блок памяти 12, арифметический блок 13 и выходной блок 14, состоящий из распределителя 15, узла обнаружения ошибок 1 б, регистра 17, элемента ИЛИ 18 и выходного регистра 19.Узел обнарукения ошибок (см. фиг. 2) содержит регистр 20, предназначенный для преобразования параллельной кодовой комбинации в последовательную, регистр задержки 21, регистр сдвига 22, элемент ИЛИ 23 и элемент Запрет 24,5 10 15 20 25 Зо 35 40 45 50 55 60 65 Передача чисел между блоком памяти и арифметическим блоком, а также ввод информации в выходной блок производится в коде с постоянным весом 2 из 5.Устройство работает следующим образом, При приходе сигнала на вход устройства по одному или нескольким каналам одновременно во входном блоке 1 информация, имеющая статистический закон распределения, привя. зывается к одному из рабочих тактов устройства и поступает далее или непосредсввенно, или через триггеры 3 - 6 в приемный регистр 8 адресного блока 7, где осуществляется ее кратковременное хранение. Регистр опроса 9 производит непрерывный поразрядный опрос основной части приемного регистра 8, а опрос остальных разрядов, к которым подключены триггеры 3 - 6, осуществляется одновременно, и, в случае обнаружения единицы в одном из разрядов приемного регистра 8, последний вырабатывает сигнал, по которому блок выбора чисел 10 осуществляет вывод хранящейся в соответствующем участке блока памяти 12 (оперативного запоминающего устройства) комбинации числа в коде 2 из 5, которая поступает в выходной блок 14, где гасится, и в арифметический блок 13. В арифметическом блоке 13 осуществляется операция добавления единицы, после выполнения которой вновь полученная комбинация числа отправляется в свой участочек блока памяти 12, На этом процесс фиксации поступившего на вход устройства сигнала заканчивается.Время, затрачиваемое на,выполнение операций вывода кодовой комбинации числа из блока памяти 12, суммирование и запись его обратно в блок памяти, меньше времени между опросами соседних разрядов приемного регистра 8, поэтому регистр опроса 9 функционирует непрерывно.Распределитель 2, в соответствии с программой, производит коммутацию триггеров 3 - 6 так, что в течение времени между сеансами передачи данных на внешние устройства, во включенном состоянии находится только один триггер.Таким образом, распределитель 2, переключая элементы памяти (триггеры) 3 - 6, осуществляет распределение информации, поступившей по одной шине (каналу) во многие вторичные, каналы. Благодаря этому, при выводе данных из блока 12 при заданных интервалах накопления информации возможно получение данных по отдельным каналам за меньшие промежутки накопления,В зависимости от программы регистрации, ерез определенный интервал времени блок управления 11 вырабатывает команду на вывод информации из блока памяти 12 на внешние устройства. По этой команде блок выбо ра чисел 10 в задаиной последовательности начинает выводить из блока памяти 12 кодовые комбинации чисел, которые поступают в арифметический блок 13 и в приемный,регистр 17 выходного блока 14. В арифметическом блоке 13 поступившая кодовая комбинация числа гасится, на выходе его формируется,комбинация числа нуль в коде 2 из 5. В выходном блоке 14 в это время начинается подекадный опрос распределителем 15 прием- ното регистра 17. Параллельные кодовые комбинации чисел в коде 2 из 5 подекадно, со скоростью работы внешних устройств через элемент ИЛИ 18 и выходной регистр 19, поступают во внешние устройства, а также в узел обнаружения ошибок 16.Каждая комбинация числа,в коде 2 из 5 заносится в регистр 20 узла обнаружения ошибок 16, в котором производится преобразование параллельной кодовой комбинации в последовательную. Выходными сигналами регистра 20, число которых соответствует количеству единиц в поступившей кодовой комбинации, начинается продвижение ранее записанной единицы в регистре сдвига 22 Единицы в регистр сдвига 22, в регистр задержки 21 и через элемент ИЛИ 23 в элемент Запрет 24 записываются одновременно с началом преобразования параллельной кодовой комбинации в последовательную в регистре 20. Если число единиц в поступившей кодовой комбинации две, - то сигналом с выхода второго разряда регистра сдвига 22 производится гашение элемента Запрет 24, и при опросе его, который осуществляется импульсом с выхода регистра задержки 21, сигнал на выходе отсутствует. Если число единиц в поступившей кодовой комбинации не равно двум или равно нулю, то при опросе элемента Запрет 24 всегда появляется сигнал на его выходекоторый поступает для ре. гистрации в канал, опрашиваемый последним при выводе информации из блока памяти 12 на внешние устройства. Одновременно сигналом с выхода элемента Запрет 24 в выходном регистре 19 стирается кодовая комбинация числа, в которой нарушено соотношение числа нулей и единиц и формируется кодовая комбинация знака ошибки. По окончании ввода кодовой комбинации числа выводится кодовая комбинация из следующего участка блока памяти 12. Процесс повторяется до полного опроса блока памяти 12, после чего вывод информации прекращается. Во время преобразования кодовых комбинаций числа в,выходном блоке 14 и их ввода во внешние устройства, приемная часть устройства работает, и информация в блоке памяти 12 может накапливаться,Предмет изобретенияУстройство для регистрации информации, содержащее блок управления, соединенный с входным блоком, с регистром опроса и приемным регистром адресного блока, с блоком выбора чисел, арифметическим блоком, распределителем и узлом обнаружения ошибок выходного блока, причем приемный регистр адресного блока подключен ко входному блоку и блоку выбора чисел, соединенному с бло.ком памяти, выходы которого подключены к арифметическому блоку, связанному со входами блока памяти и к приемному регистру выходного блока, который связали с распределителем и через элемент ИЛИ - с узлом обнаружения ошибок и выходным регистром, отл и ч а ю щ е е с я тем, что, с целью повышения точности и достоверности регистрации, оно содержит последовательно соединенные другой распределитель, подключенный к блоку управления, и триггеры, выходы которых соеди иены с адреоным блоком, а входы - с входным блоком, подключенным к блоку обнаружения ошибок.497581 фиг. 2 Составитель В. Тергоев Техред М. Семенов Корректор М. Лейзерман Редактор Н, Коляда Типография, пр. Сапунова, 2 Заказ 392/5 Изд. Мо 2086 Тираж 679 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д. 4/5