ZIP архив

Текст

339958 Союз Советских Социалистических РеспублинОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Зависимсе от авт. свидетельства- Заявлено 01.111,1971 (Ю 1631407/18-24) с присоединением заявки-М. Кл. 6 11 с 1102 Комитет оо аелам Приоритет - -изооретений и открытий ори Соеете Министрое ССьр:;:; 681.327.66 (088.8) Опубликовано 24 Л.1972. Бюллетень17 Дата спуолцковацця описацця 29,И 11.1972 Авто вы1 тизобе-.ения в. Н, Малиновский, Н, Ф. Ефремов, А. В, Палагин, П, М, (ивемке,- Р, Б, Хусид и Ю, С, Яковлевт Заявитель МНОГОФУНКЦИОНАЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобрезецие относцптся к области вычислительной техники.11 звестны многофункциональные запоминающие устройства, реализующие арифметические и логические операции, содержащие блок управления, блок оперативной памяти, включающий в себя узел памяти и узел логических ячеек, усилители считывания, формирователи записи со входными схемами ИЛИ, регистр числа, схему распространения перено О сов (цепочку переносов) и узел выборки,Недостатками этих устройств являются сольшсе количество оборудования и малое быстродействие, обусловленные наличием в их составе специальной схемы распространения 1" переносов - цепочки переносов.Цель изобретения - увеличение быстродействия и сокращение количества оборудования.Требуемый положительный эффект дости гается тем, что в узел логических ячеек включены логические ячейки для образования окончательного значения переносов, содержащие логическую ячейку для образования начального значения переноса с двумя коммутирую щими и одним запоминающим сердечниками на разряд, соединенными резистивными витками связи, и логическая ячецка для запоминания инверсного значения суммы по модулю два. Эти логические ячейки соединяются вс 6между собой новымц, це известными ранее связями, таким образом, что;оммутирующце сердечники этих ячеек прошиты адресными и разрядными шинами записи согласно, прцче вторые коммутирующие серде шики логической ячейки начального значения переноса прошиты этими шинами в обратном направлении по отношению к коммутирующим сердечникам логической ячейки инверсного значения суммы по модулю два и первым коммутирующим сердечникам логической ячейки начального значения переносов; запоминающие сердечники обеих ячеек прошиты последовательно одной адресной шиной считывания и разрядными шинами считывания, проходящи мц через запомицаюи 1 ие сердечники логической ячейки начального значения переноса согласно, а через запоминающие ссрдечнцки цн. версного значения суммы по модулю два встречно по отношению к адресной шине считывания; при этом разрядные шины считывания т-го разряда представляют собой группу шцн, состоящую цз одной шины, проходящей только через запоминающий сердечник ( - 1)-го разряда логической ячейки начального значения переноса и подключенной к дифференциальному входу усилителя считывания, и (т - 2) -х шцн, подключенных через схему ИЛИ ко входу для положительных сигналов усилителя считывания, одна из которых последовательно проходит через запоминающие сердечники (1 - 1) -го разряда логической ячейки инверсного значения суммы по модулю два и (1 - 2)-го разряда логической ячейки начального значения переноса, дру гая - через запоминающие сердечники (1 - 1)- го и (1 - 2)-го разрядов логической ячеики инверсного значения суммы по модулю два и (1 - 3)-го разряда логической ячейки начального значения переноса и т. д.; (1 - 2)-,я шина последовательно проходит через запоминающие сердечники (К - 1)-го, ( - 2)-го, , 1 - (1 - 2)- го разрядов логической ячейки инверсного значения суммы по модулю два и 1-го разряда логической ячейки начального значения переноса.Указанная совокупность логических ячеек и связей позволяет исключить из состава многофункционального запоминающего устройства оборудование схемы распространения переносов и получить окончательное значение переноса за время одного цикла обращения к памяти без его увеличения, что повышает быстродействие устройства.Схема предлагаемого устройства изобра жена на чертеже.В состав устройства входят блок управления 1, блок 2 оперативной памяти, состоящий из узла усилителей считывания 3, причем каждый усилитель считывания имеет дифференциальный вход 4 и вход для положительных сигналов, поступающих со схемы ИЛИ 5, узла памяти 6, узла выборки 7, узла 8 логических ячеек, содержащего логические ячейки 9 и 10 для образования инверсного значения суммы по модулю два, логическую ячейку 11 для запоминания инверсного значения суммы по модулю два и логическую ячейку 12 для образования начального значения переноса, узла 13 разрядных формирователей записи, репистра 14 числа.Цифрами 15 и 16 ооозначены соответственно коммутирующие, в том числе первые коммутирующие сердечники ячейки начального значеция переноса, и запоминающие сердечники, соединенные резистивными витками связи 17. Цифрой 18 обозначены вторые коммутирующие сердечники ячейки начального переноса. Цифрой 19 оосзначена адресная шина записи, последовательно проходящая через коммутирующие сердечники 15 ячейки 11; цифрой 20 - адресная шина считывания, последовательно проходящая через запоминающие сердечники 16 ячеек 11 и 12; цифрой 21 - адресная шина записи, последовательно проходящая через первые коммутируощие сердечники 15 ячейки 12 и коммутирующие сердечники ячейки 9; цифрой 22 - адресная шина записи, последовательно проходящая через вторые коммутирующие сердечники 18 ячейки 12 и коммутирующие сердечники ячейки 10. Цифрой 23 обозначены разрядные шины записи, проходящие последовательно через коммутирующие сердечники одного разряда всех ячеек узлов 6 и 8, цифрой 24 - разрядные шины считывания, последовательно проходящие через запоминающие сердечники одногоразряда всех ячеек узлов 6 и 8, за исключе нием ячейки 12, в которой эти шины проходят через запоминающие сердечники предыдущего (младшего) разряда. Цифрой 25 обозначена разрядная шина считывания, проходящая последовательно через запоминающие 10 сердечники 16 1-го разряда ячейки 11 и (1 - 1)- го разряда ячейки 12, цифрой 26 - 1-го и (1 - 1)-го разрядов ячейки 11 и (1 - 2)-го разряда ячейки 12, цифрой 27 - г-го, (с - 1)-го и (1 - 2)-го разрядов ячейки 11 и (1 - 3)-го раз- Ы рядов ячейки 12, Шины 25 - 27 подключены через схему ИЛИ ко входу для положительны.; сигналов усилителя считывания (+1)-го разряда, Цифрой 28 обозначена разрядная шина считывания, последовательно проходящая через 20запоминающие сердечники 16 (К - 1) -го разряда ячейки 11 и (1 - 2)-го разряда ячейки 12, цифрой 29 - (ю - 1)-го и (1 - 2)-го разрядов ячейки 11 и (1 - 3)-го разряда ячейки 12. Шины 2528, 29 подключены через схему ИЛИ 5 ко входу для положительных сигналов усилителя считывания 1-го разряда. Цифрой 30 обозначена разрядная шина считывания, последовательно проходящая через запоминающие сердечникп (К - 2)-го разряда ячейки 11 и (К - 3).го разряда ячейки 12. Шина 80 подключен через схему ИЛИ 5 ко входу для положительных сигналов усилителя считывания ( - 1) -го разряда.Работа устройства происходит следующимобразом.Блок управления 1 выдает сигналы, управляющие выполнением всех операций в устройстве. Все операции выполняются путем орга низации блоком 1 последовательностей пересылок кодов между ячейками узла 8. Эти последовательности опрелеляются микропрограммами выполнения реализуемых устройством операций, Выбор логических ячеек осу ществляется блоком 7 по адресным шинам19 - 22 и др.Необходимым условием для выполненияоперации сложеш 1 я, в частности лля реализации переносов в ячейке 12, является жест кая последовательность записи кодов чиселпо адресным шинам 21 и 22 (первое число заппсьвается по адресу 21, второе - обратнымколом по адресу 22).Сложение лвух чисел А и В выполняетсяпутем однократной замены в логической ячейке 9 числа А числом С=АВИВ, а числа В в логической ячейке 10 инверсией окончательного значения переноса Р. Запись инверсии б 0 окончательного значения переноса достигаетсяпри одновременном считывании информации из ячеек 11 и 12, содержащих С и Р соответственно, и записи полученного при этом окончательного значения переноса Р в логическую 05 ячейку 10 в обратном коде.5 О 15 20 30 35 40 4 д 50 Тогда при одновременном считывании информации из логических ячеек 9 и 1 О получим результат сложения как сумму по модулю 2 двух аргументов С и Р, т.е. Б=СРУСР.Последовательность выполнения операции сложения при этом следующая:1) Ввод числа А в логические ячейки 9 и 12.2) Ввод числа В в логические ячейки 10 и 12. При этом в логической ячейке 12 образуется начальное значение переноса Р; = а;Ь;3) Одновременное считывание информации из логических ячеек 9 и 10. При этом на каждом -м выходе узла 3 образуется ишерспос значение суммы по модулю два С, - цЛ и;Ь; которое по разрядным шинам записи "8 зя. писывается в логические ячейки 9 и 1.4) Одновременное считывание информации из логически,; ячеек 11 и 12. Пги этом ня каждом 1-м выходе узла 8 образуется окончательное значение переноса Р,:=Р СХС, С; лР; зЧ 1 С,С( С, а г/Р ь которое в обратном коде записывается на место операнда В в логическую ячейку 10,5) Одновременное считывание информации из логических ячеек 9 и 1 О, в которые записаны значения С и Р, Прп этом на каждом 1-м выходе узла 3 образуется окончательное значение суммы 5=С РЧС,Р;.Образование начального значения переноса в логической ячейке 12 происходит следующим образом.При заппси единичной информации в ячейку 12 через первые коммутирующие сердечники 15 в витке связи 17, связывающем запоминающие сердечники 16 и первые коммутирующие сердечники 15, наводится э, д, с., действующая на запоминающие сердечники 16 и устанавливающая их в единичное состояние, а при записи единичной информации в ячейку 12 через вторые коммутирующие сердечшки 18 в витке связи 17, связывающем запоминающие сердечники 16 и вторые коммутируюцие сердечники 18, наводится э. д. с., действующая на запоминающие сердечники 16 и устанавливаюцая их в нулевое состояние. Тогда при записи числа Л в ячейку 12 через первые коммутирующие сердечники 15, а инверсного значения числа В через вторые коммутирующие сердечники 18, в запоминающих сердечниках 16 ячейки 12 образуется начальное значение переноса Р=АВ. При подаче по адресной шине считывания 20 положительного импульса считывания в разрядах ячейки 12, соответствующих наличию переноса, появятся положительные сигналы, которые по разрядным шинам 24, последовательно соединенньв со сдвигом на один разряд влево с соответствующими шинами узлов 6 и 8, поступят на дифференциальные входы 4 узла 3. Кроме того, эти же сигналы, пройдя по шинам 25 - 30, пропущенным через запоминающие сердечники логической ячейки начального значения переноса согласно, а через запоминающие сердечники инверсного значения суммы по модулю два встречно по отношению к адресной шине считывания, поступают на входы для положительных сигналов усилителей считывания узла 8 через схемы ИЛИ 5. При этом на каждом 1-м выходе узла 3 образуется окончателное значение переноса.В предлагаемом устройстве при и-разрядных числах через запоминающий сердечник 6 ячейки 11 и через и сердечников ячейки 12 может проходить от одной до т шин, что технслогпческп может быть затруднительно, Для устранения этого можно, например, подключить параллельно несколько ячеек 11 и 12. Предмет изобретения Чногофункциональное запоминающее устройство, реализующее арифметические и логические операции, содергкащее блок управления, подключенный к блоку оперативной нямяти, включаощему в себя узел памяти и узел логических ячеек, узел усилителей считывания, узел разрядных формирователей записи, регистр числа, вход которого подключен к формирователям записи, и узел выборки, отлачаюиееся тем, что, с целью увеличения бысгродействия и уменьшения количества оборудования, в узел логических ячеек включены логическая ячейка для образования окончательного значения переносов, логическая ячейка для образования начального значения переноса с двумя коммутирующими и одним запоминающим сердечниками на разряд, соеднненнымп резпстивнымп витками связи, и логическая ячейка для запоминания инверсного значения суммы по модулю два, вход которой подключен к выходам узла выборки.1 ЦНИИПИ Комитета,по делам изобретений и открытий при Совете Министр Москва, Ж-З 5, Раушская нгб., д. 4/5 п Харь;. фил. пред. Патент Редактор Б. Нанкин Заказ 264/102 Составит Телрод Изд.766ь В. Вакар Куклина Корректор А. Васильева Тираж 448 Подписное

Смотреть

Заявка

1631407

роб Б. Н. Малиновский, Н. Ф. Ефремов, А. В. Палагин, П. М, Р. Б. Хусид, Ю. С. Яковлев

МПК / Метки

МПК: G11C 11/02

Метки: 339958

Опубликовано: 01.01.1972

Код ссылки

<a href="https://patents.su/4-339958-339958.html" target="_blank" rel="follow" title="База патентов СССР">339958</a>

Похожие патенты