Преобразователь целых комплексных чисел в двоичный код

Союз СоветскикСоциалистическихРеспублик ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ о 11 962914 В.(22) Заявлено 0112.80 (21) 3212426/18-24 1 М. Кп. с присоединением заявки 1(о 6 06 Г 5702 Государствеииый комитет СССР по делам изобретеиий и открытийДата опубликования описания 30,0982(54) ПРЕОБРАЗОВАТЕЛЬ ЦЕЛЫХ КОМПЛЕКСНЫХ ЧИСЕЛ В ДВОИЧНЫЯ КОД Изобретение относится к цифровой вычислительной технике и может быть использовано в вычислительных маши-нах и системах дпя выполнения операцйй над комплексными числами.Известно устройство для перевода целых комплексных чисел в двоичный код, содержащее блок памяти для хранения двоичных кодов действительной и мнимой частей комплексного числа, блок арифметических операций 1 3Недостаток известного устройства состоит в относительно большом объеме аппаратуры и сравнительно низком быстродействии.Наиболее близким к предлагаемому является устройство перевода целых комплексных чисел в двоичный код, состоящее из двух приемных регистров для и-разрядных двоичных кодов действительной и мнимой частей, двух сумматоров для формирования действи. - тельной и мнимой частей 1-го частного, двух сдвигающих регистров, осуществляющих деление на два, суммато. ра для получения модуля суммы действительной и мнимой, частей -го частного, сдвигающего регистра для получеия остатка Е. от деления на два1содержимого сумматора, являющегося очередным разрядом получаемого комплексного числа, блока инверторов для,получения обратного кода мнимой части1-го частного, входного регистра иблока управления (2.Длительность процедуры преобразования в известном устройстве равна 10сР=Т и, (1)где Тт - длительность одного тактапроцедуры перевода;и - количество тактов процедурыперевода (т.еколичестворазрядов комплексного числа). Причем основное время каждого такта расходуется главным образом на суммирование, так как время суммирования, связанное с длительным процессом выработки и распространения переноса в сумматорах, значительно превосходит время выполнения остальных операций (сдвиг, инвертирование и т.д.). Следовательно приближенно:Р-Т и, (2) ,где Т;- - длительность процедуры сложения на двоичном сумматоРедактОр Ю 376 В Тираж 731ВНИИПИ Государственного комитетапо делам иэобретений и открыти 113035, Москва, Ж, Раушская н Закаэ ПодписноеСССР б.,д,4/5 Филиал ППП "Патент", г.ужгород, ул.Проектная,авнтель М.Ариед С.Мигунова кий Корректор А. Гриценко,9 б 2914 пульсов; на фиг.3 - приведена блоксхема одного разряда сумматора с ос 65 нованием р=-1+1. Основной недостаток известного устройстра состоит в низкой скорости его работы.Цель изобретения - повышение скорости перевода целых комплексных чисел в единый двоичный код, 5Поставленная цель достигается тем, что в преобразователь целых комплексных чисел в двоичный код, содержащий регистры мнимой и действительной часи, выходной регистр и распределитель 10 ,импульсов, введены четыре регистра, четырнадцать групп элементов И, первая и вторая группы элементов ЙЛИ, первый и второй сумматоры с основанием р=-1+), причем прямые выходы 15 1-х разрядов регистра действительной часги 1 1 =41, а:1-Я ), где и - числе 1разрядов входного кода, соединены с лервыйн входами 21-х элементов И первой группы, прямые выходи (1+1)-х разрядов регистра действительной части подключены к первым входам 2(1+1)-х и 2(1+1)+1-х элементов И первой группы, прямые выходы (1+2)-х разрядов регистра действительной части соединены с первыми входами (21+4)-х элементов И второй группы, прямые выходы (1+3)-х разрядов регистра действительной части соединены с входами (21+6)-х и (21+7)-х элементов И второй группы, ф пряьие выходы 1-х разрядов регистра мнимой части соединены с первыми входами 21-х и (21+1)-х элементов И третьей группы, прямые выходы (1+3)-х разрядов регистра мнимой части соединены с первыми входами (21+б)-х элементов И третьей группы, прямые выходы (1+1)-х разрядов регистра мнимой части соединены с входами (21+ +2)-х элементов И четвертой группы, 40 прямые выходы (1+2)-х разрядов регистра мнимой части соединены с пер-. выми входами (21+4)-х и (21+5)-х элементов И четвертой группы, первые входы остальных элементов И первой, щ второй, третьей и четвертой групп соединены с входом логического нуля преобразователя, первый выход распределителя импульсов соединен с вторыми входами всех элементов И первой,второй, третьей и четвертой групп, выходы которых соединены с соответствующими входами первого, второго,третьего и четвертого регистров соответственно, пря 14 ие и инверсные выходы разрядов первого регистра соединены. с первыми входами элементов Ипятой и шестой групп соответственно,пряьые и инверсные выходы разрядоввторого регистра соединены с первыми входами элементов И седьмой и восьмой 60 групп соответственно, пряьие и инверсные выходы разрядов третьего регистра соединены с первыми входамиэлементов И девятой и десятой групп соответственно, пря 14 ве и инверсные выходы четвертого регистра соединены с первыми входамн элементов И одиннадцатой и двенадцатой групп соответственно, вторые нхлды элементов Ипятой, шестой, седьмой, восьмой, девятой, десятой, одиннадцатой и двенадцатой групп соединены соответственно с вторим, третьим, четвертым,пятым, шестым, седьмым, восьмым идевятым выходами раслределителя импульсов, первый выход которого соединен с первыми входами 1-х ( 1=31 п; п 4=оп+81 - - ) и ( 1+1)-х элементов ИЛИпервой и второй групп, первые входыостальных элементов ИЛИ первой ивторой групп соединены с входом логического нуля лреобразователяавторые,третьи, четвертые и пятые входы элементов ИЛИ второй группы соединенысоответственно с выходами элементов И девятой, десятой, одиннадцатой и двенадцатой групп, выходы элементов ИЛИ,первой и второй групп соединены с счетными входами первого н второго сумматоров с основанием (р -1+ соответственно, выходы кото-, рых соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входы которых соединены соответственно с десятым н одиннадцатым выходом распределителя импульсов, выходы элементов И тринадцатой группы соединены с входами выходного регистра, вторые, третьи, четвертые, пятые и шестые вхадг элементов ИЛИ первой группы соединены соответственно с выходами элементов И пятой, шестой, сед мой, восьмой и четырнадцатой групп.Кроме того сумматор с основанием р=-1+ состоит из идентичных разрядов, каждый из которых содержит трехвходовой элемент ИЛИ, триггер, дифференцирующий элемент, формирователь импульсов и два последовательно соединенных элемента задержки, выходы которых являются первым и вторымвыходами перекоса разряда сумматорас основанием р=-1+, информационныйвход и первый и второй входы переноса которого соединены с первым, вторым и третьим входами элемента ИЛИ,выход которого соединен с счетным входом триггера, выход триггера является разрядным выходом сумматора с основанием (-1+ и соединен с входом дифференцирующего элемента, выходкоторого через формирователь имлульсов соединен с входом первого элемента задержки. На фиг.1 представлена функциональная схема преобразователя целых комплексных чисел в двоичный код; на фиг.2 - блок-схема распределителя им,0 001000 0001000 001000000 010000000 000000 0 0000000000 1 0 Преобразователь целых комплексных чисел в двоичный код содержит (фиг.1) регистры 1 и 2 для действительной и мнимой частей, группы элементов И 3-6, регистры 7-10, группы 11-18 элементов И, группы 19-20 элементов ИЛИ, сумматоры 21-22 с основанием р=-1+, группы 23-24 элементов И, выходной регистр 25, распределитель 26 импульсов.Все необходимые управляющие сигналы вырабатываются распределителем импульсов, содержащим (фиг.2) триггер 27 операции, триггер 28 знака действительной части, триггер 29 знака мнимой части комплексного числа, формирователь 30 импульсов, элементы И 31-34, элементы задержки 35-41.Нйже представлено соответствие номеров выходов распределителя имйульсов управляющим сигналам.Управляющие сигналывыходов 10 У 65 11 У 7Разряд сумматора (1-й) в системе.счисления с основанием р=-+ состоит (см. Фиг,З) из трехвходовогоэлемента ИЛИ 42, выход которого соединен с счетным входом триггера 43н схемы формирования переноса, в. состав которой входят элемент 44 дифференцирования, состоящий из конден сатора, резистора и диода, формирователя 45 импульса и элементы 46-47задержки. Шестивходовой элемент ИЛИгруппы 19 является расюирителем повходу сумматора. Через него на 1-йвход сумматора последовательно поступают 1-.е разряды слагаемых.Метод, положейййй в основу работыустройства перевода целых комплексных чисел в единый двоичный код,сос тоит в раздельном преобразованиидействительной и мнимой частей и последующем сложении полученных кодовпо правилам сложения в системе счисления с основанием р=-1+).Построим таблицы соответствия между положительными степенями числа 2действительной и мнимой частей с учетом знаков при них и их кодами в едином двоичном коде.УПусть а - действительная часть,в - мнимая часть. 0 0 0 0 0 0 00000000001 0 0,0 О О 0 00100000000 0 0 0 0 0 1 10000000000 1 1 1 0 1 0 00000000000 1 1 1 0 0 0 00000000000-256 Для, формирования кода А" действи- ванию р=-1+ сформируем два операндатЕльной части с знаком (+) по осно-А 1 и А 2 следующим,образомА 1 (табл.1)ФВ разрядов 161 Ы 4 ЛЗЛ 2 Л 1 Л 009007060504 Я 02 ЯЫОм 0000 ммОмООООкмО и Разряды действительной части с номерами4 с(с 0,1,) переписываются в разряды операнда А 1 с номерами и =2, разряды действительной части с номерами41+1 (с=0,1,2,) перепи- у сываются в разряды операнда А 1 о номерами и 2 и в 2+1. Остальные разА 2 . 9 разрядов А 2 2 ОЛ%18 Л 716 Л 5 Л 4 ЛЗЛ 2 Л 1 ЛООЬОВО 706 Я 5040302 ЯЫО мОО ООмиОмООООммОк 000 0ьразряды операнда А 2 заполняются нулямиеДля того, чтобы получить код "А действительной части комплексного числа по основанию р=-1+) со знаком (+) необходимо операнд А 2 вычесть по правилам вычитания в системе счислеРазряды действительной части с номерами4+2(10,1,) переписыва ф .ются в разряды операнда А 2 с номерами и 2, разряды действительной части с номерами 4 с+3(3 с 0,1,2,) пе,реписываютая в разряды операнда А 2 с номерами пи 2 и и 2+1. Остальные 3 ряды операнда А 1 заполняют йулямиеОперанд А 2 формируется из оставшихся разрядовдействительной части,но коды степеней, соответствующих данным разрядам, берутся со знаком (-) (табл.2) .. 962914 12,те мы получаем код "А" действительной части со знаком (+).Для формирования кода "А" действительной части сс знаком (-) необходимо (табл. и 2) иэ операнда А 2вычесть операнд А 1, При этом А=(-Ь 2)- (+А 1),Аналогичные рассуждения проводятся при формировании кода "В" мнимойчасти по основанию р=-1+3 с учетом 1 О знака при ней. Формируются операндыВ 1 и В 2. А = А 1 - (" А 2) В 1 (табл3) 9 разрядов В 1 1716.15141312 ЛЗЛЮ 9876543,21 Я. х н 0 и 0 0 0 0 кхОн 000000(табл.4) В 2 В разрядов В 2 171615 Л 41312 ИЬ 4 Д 2 Л.О. 0 00 ОикОмО 00 Оя хО иО ОРазряды мнимой части с номераья 141 с+1 с=0,1,2 ) переписываются в.разряды операнда В 2 с номерами е21, разряды мнимой части с номерами =4 к+2(1 с=О, 1,2,) переписывают-, ся в разряды операнда В 2 с номерами в 21 и а=21+1.Для получения кода "В" мнимой части необходимо из операнда В 1 вы,честь операнд В 2, если знак мнимой части (+), или "иэ операнда В 2 вычесгь операнд В 1, если .знак мнимой части(-).46Для получения кода по основанию р -1+) необходимо сложить полученные коды действительной и мнимой частей по правилам сложения в данной системе счисления. , 45и р и м е р. 3 разрядов 5.43220,. 5.43,23,0.Х=-110101+;100111А 1=110100000001А 210000С учетом знака (-) при. действитель-Я ной части Х "а" А=А 2-А 1=1000111001101 В 1 82 - 10000110100 ХооооИоХОО11101111011110111101.В - 111010001000111 10000А 1 - 11010000000111010000000111101 111011110111101 А 2 111111 111 110 011011 011 011 1000100001101 1100 ООО000 011 101 Ания с основанием р=-1+) иэ операнда А 1. При этом происходит следующее Но,так как знак (-) при А 2 является его составной частью, т.е. непосредственно входит в его состав (гибл.2) из учета условий формирования, то знаки (-) взаимно уничтожатся в процессе вычитания. В результаРазряды мнимой части с номерами1 41(к 0,1,2,) переписываются вразряды операнда В 1 с номерами ев 2и о 21+1, разряды мнимой части сномерами 1=41 с+3(3 с О,1,2,) перепиВ 1=11В 2=10000110100С учетом знака (+) при мнимой части Х фзбн В=В 1-В 2=111010001000111 Х=А+В= 111010010101010110 В предлагаемом устройстве операция вычитании заменена операцией сложения. При этом код вычитаемого разбивается на триады, старшую триаду при необходимости дополняют нулями. Количество нулей может быть произвольным, но при этом суммарная разрядность кода вычитаемого должны быть кратной трем. Разряды вновь полученного кода вычитаемого инвертируются и к этому коду прибавляется код коррекции Н=111010010101010110П ри ме р.Пусть Х=000000 000 001Х = 111111 111 110+пч Х Преобразователь работает следующимобразом.Двоичные коды действительной имнимой частей (беэ знаковых разрядов) 10принимаются, в регистры 1 и 2 соответ ственно, Знаковые разряды действительной и мнимой частей принимаются втриггеры 28 и 29 распределителя импульсов соответственно. Триггер 27операции устанавливается в единичноесостояние. В момент его перехода изнулевого состояния в единичное формирователем 30 вырабатывается сигналУ 1, по которому соответствующие алгоритму разряды действительной и мнимой частеи передаются в регистры 7-10.По сигналу У 1 в сумматорах 21 и 22через элементы ИЛИ групп 19 и 20 заносятся коды011011011.Сигнал У 1 через элемент 35 задержки распределителя импульсов поступает на вторые входы элементов И 31-34.. В зависимости от состояния триггеров28 и 29 знаков действительной и мнимой частей распределителем импульсов Ивырабатываются две пары управляющихсигналов:1) У 2 и У 2 (задержанный) или УЗ иУЗ (задержанный),2) У 4 и у 4 задержанный) или У 5 и 35У 5 (задержанный).По сигналу У 2 (выход 2 распределителя импульсов) содержимое регистра 7подается прямым кодом на сумматор 21,по сигналу У 2 (задержанному) содержи",Емое регистра 8 подается обратным кодом на сумматор 21 (знак действительной части при этом положитель-,ный). Если знак действительной частиотрицательный, то вырабатываются сигналы УЗ и УЗ ( задержанный). По сигналу УЗ содержимое регистра 7 подаетсяобратным кодом на сумматор 21 посигналу УЗ (задержанному ) содержимоерегистра 8 подается прямым кодом насумматор 21. Таким образом, на сумматоре 21 в системе счисления с основанием р=-1+ формируется код действительной части комплексного числа сучетом знака.Одновременно, если знак мнимойчасти положительный,.вырабатываются,сигналы У 4 и У 4 (задержанный) по сиг-налу У 4 содержимое регистра 9 подается прямым кодом на сумматор 22. Посигналу У 4 (задержанному) содержимое 60регистра 10 подается обратным кодом на сумматор 22. Если знак мнимой части комплексного числа отрицательный то вырабатываются сигналы У 5 и У 5 (задержанный). По сигна лу У 5 содержимое регистра 9 подается обратным кодом на сумматор 22, по сигналу У 5 (задержанному) содержимое регистра 10 подается пряьым кодом на сумматор 22Таким образом, на сумматоре 22 формируется код мнимой части комплексного числа с учетом знака.По сигналу Уб содержимое суммато" ра 22 передается на сумматор 21, т.е. происходит сложение кодов действительной и мнимой частей комплексного числа в системе счисления с основанием р=-1+. По сигналу У 7 сфор" мированный единый двоичный код передается из сумматора 21 выходной регистр.Принцип выполнения операции сложения ь системе счисления с основанием р=-1+положенный в основу работы сумматоров 21 и 22 изложен в (21 и иллюстрируется табл. поразрядного сложенияА+ В0О1 1 1100Из табл. видно, что суммирование в данной системе счисления отличается от суммирования обычных двоичных чисел только для случая, когда 1-е разряды слагаемых равны "1". В этом случае возникает перенос в соседние 1+2 и +3 разряды.Пример 1.11+1100 - сумма по модулюдва+ 110 0 - перенос из нулевого разряда110 0 - перенос иэ первого разряда101 00 - сумма по модулю + два-1100 - перенос из тре"- тьего разряда1110100 - суммаТ.е. в к-й разряд, в данном случае в 3-и разряд может придти сразу две единицы переноса. Принцип построения сумматора в системе счисления с основанием р=-1+1 состоит в следу" ющем: а) слагаемые подаются последовательно, б) в качестве накапливающей части используются триггеры, в) производится поразрядноесложение по модулю 2, г) переносы формируются+1100 1010010100 1001000 Формула изобретения 111010010100 одновременно из всех разрядов сумматора д) сначала в сумме учитывается 0100 составляющая переноса, затем.Пример 2. Такой принцип.предложен для того,чтобы исключить возможность возникновения,переноса в переносе в 1-мразряде, что соответственно усложняло бы схему сумматора.На примере видно, что в даннойсистеме счисления возвюжно аддитивноепереполнение. Максимальное число разрядов, на которое может увеличитьсяразрядность суммы равно 8, Поэтомуразрядность сумматоров равна. и+8.максимальное время сложения насумматоре (из временной диаграф,фиг.4) равноТв 4 Ти(п+8)а 4 Тип,где Ти - длительность импульса,Иаксииалъное время работы обычного двоичного сумматора, построенного по аналогичному принципу равноТ=2 Ти и Оценим быстродействие предлагаемого устройства перевода цепких комплексных чисел в единый двоичный код. Основное время затрачивается на выполнение операций сложения. Коды . действительной и мнимой частей формируются параллельно,С -С 1, -гтд мгде- время перевода действиф тельной частивремя перевода мнимой части;время суммирования на сумматоре в системе счисленияс основанием р=-1+,). Еще одна операция сложения необходима для получения единого двоично. го кода комплексного числа. Тогда где ср - время перевода.Так как быстродействие двоичного сумматора в 2 раза больше быстродействия сумматора в системе счисления с основанием р=-1+), то формула (3) будет выглядеть следующим образомср 6Т, (4) где Т;1 - длительность процедуры сложения на двоичном сумматоре.Сравним выражение (2) и (4)щ: --- (раз),Ср иТЕ 1, и(5)Ср 6 Т 6При достаточно большом и выигрыш быстродействия очевиден. 1. Преобразователь целых, комплексных чисел в двоичный код, содержащий регистры мнимой и действительной чаези, выходной регистр и распределитель импульсов, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены четыре ре гистра, четырнадцать групп элементовИ, первая и вторая группы элементовИЛИ, первый и второй сумматоры с ос- И нованием р=-1+), причем пряьюе выходы 1-х. разрядов регистра действительной части (1=4 Е, М 1-Ц-), где ичисло разрядов входного кода, соединены с первыми входами 21-х элемен- Щ тов И первой группы, прямые выходы(1+1)-х разрядов регистра действительной части подключены к первымвходам 2(1+1)-х и 2(1+1)+1-х эле". ментов И первой группы,прямые выход ды (1+2)"х разрядов регистра действительной части соединены с первымивходами (21+4)-х элементов И второйгруппы, прямые выходы (1+3)-х разрядов регистра деиствительной частисоединены с входами (21+6)-х и (21++7)-х элементов И второй группы, прямые выходы 1-х разрядов регистра мнимой части соединены с первыми входами 21-х и (21+1)-х элементов И третьей группы, пряьые выходы (1+3)-хразрядов регистра мнимой части соединены с первыми входами (21+6)-хэлементов И третьей группы, прядивевыходы (1+1)-х разрядов регистрамнимой части соединены с входами (21+ б +2)-х элементов И четвертой группы,пряьие выходы (1+2)-х разрядов регистра мнимой части соединены с первыми входами (21+4)-х и (2 1+5)-хэлементов И четвертой группы, первые входы остальных элементов И первой,второй, третьей и четвертой группсоединены с входом логического нуляпреобразователя, первый выход распределителя импульсов соединен с вторыми входами всех элементов И первой,второй, третьей и четвертой групп,выходы которых соединены с соответствующими входами первого, второго,третьего н четвертого регистров соответственно, прямые и инверсные выходы разрядов первого регистра соединены с первыми входами элементов Ипятой и шестой групп соответственио,прямые и инверсные выходы разрядоввторого регистра соединены с первымивходами элементов И седьмой и восьмой 15групп соответственно, прямые и инверсные выходы разрядов третьего регистра соединены с первыми входамиэлементов И девятой и десятой группсоответственно, пряьие и инверсные 20выходы четвертого регистра соединеныс первыми входами элементов И один-.надцатой и двенадцатой групп соответственно, вторые входы элементов Ипятой, шестой, седьмой, восьмой, девятой, десятой, одиннадцатой и двенадцатой групп соединены соответственно с вторым, третьим, четвертым,. пятым, шестым, седьмюм, восьмюм и девятым выходами распределителя импульсов, первый выход которого соединенс.первыми входами -х В За; е 1- )и П +1)-х элементов ИЛИ первой и второй гРупп, первые входы остальныхэлементов ИЛИ первой и второй группсоединены с входом логического нуляпреобразователя, вторые, третьи,четвертые и пятые входы элементов ИЛИвторой группы соединены соответственно с выходами элементов И девятой,десятой, одиннадцатой и двенадцатойгрупп, выходы элементов ИЛИ первой ивторой групп соединены с счетнымивходами .первого и второго сумматоровс основанием (р=-1+3) ссъсзтветственно,ф 5 выходю которых соединены соответственно с первыми входами элементов И тринадцатой и четырнадцатой групп, вторые входя которых соединены соответственно с десятым и одиннадцатым выходом распределителя импульсов, выходы элементов И тринадцатой группы соединены с входами выходного регист" ра, вторые, третьи, четвертые, пятые и шестые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И пятой, шестой, седьмой, восьмой и четырнадцатой групп.2. Преобразователь по п.1, о т - л и ч а ю щ и й с я тем, что в нем сумматор с основанием р=-1+р состоит из идентичных разрядов, каждый из которых содержит трехвходовой элемент ИЛИ; триггер, дифференцирующий элемент, Формирователь импульсов и два последовательно соединенных элемента задержки, выходы которых являются первым и вторым выходами пере" носа разряда сумматора с основанием р=-1+, информационный вход и первый и второй входы переноса которого соединены с первым, вторым и третьим входами элемента ИЛИ, выход которого соединен с счетным входом триггера, выход тиггера йвляется разрядным выходом сумматора с основанием (-1+) и соединен с входом дифференцирующего элемента, выход которого через формироватМь импульсов соединен с входом первого элемента задержки. Источники информации,принятые во внимание при экспертизе1. Хмельник С.И. Позиционное ко"дирование комплексных чисел.-"Вопросы радиоэлектроники". Сер. ХП,вып.9,1966.2. Акушский И.Я., Амербаев В.М.,Пак И.Т. Основы машинной арифметикикомплексных чисел. Алма-Ата, "Науками1970, с.87-103 (прототип).