Преобразователь кода

СОЮЗ СОВЕТСКИХООЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1674381 А 9) (3 М 90 5) ОПИСАНИЕ ИЗОБРЕТЕ Зайце атике и ыть исданныхкода в ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРМ 860056, кл, Н 03 М 9/00, 1979,(57) Изобретение относится к автомвычислительной технике и может бпользовано в системах передачидля преобразования параллельного последовательныи, Цель изобретения - повышение достоверности преобразования, Преобразователь содержит регистр 1 сдвига, дешифратор 2 нуля, входной и выходной регистры 3 и 4, коммутатор 5, блок б формирования импульсов управления, КЯ-триггер 7, информационные входы-выходы 8, элемент И 9, входы записи и чтения 10 и 11, тактовый вход 12. Блок 6 содержит О-триггер 6,1, элемент задержки 6.2, элемент ИЛИ 6,3, первый и второй дифференциру)ощие элементы 6.4 и 6,5, элемент Н Е 6,6,1 з,п,флы, 2 ил.10 15 операции записи 20 ния информации 30 40 45 50 Изобретение относится к автоматике ивычислительной технике и может быть использовано в системах передачи данныхдля преобразования параллельного кода впоследовательный.Цель изобретения - повышение достоверности преобразования.На фиг, 1 приведена схема преобразователя кода; на фиг, 2 - временные диаграммы сигналов, поясняющие его работу.Преобразователь кода содержит регистр 1 сдвига, дешифратор 2 нуля, входнойрегистр 3, выходной регистр 4, коммутатор5, блок 6 формирования импульсов управления, ВЯ-триггер 7, информационные входывыходы 8, элемент И 9, входы записи ичтения 10 и 11 и тактовый вход 12.Блок 6 формирования импульсов управления содержит О-триггер 6,1, элемент 6,2задержки, элемент ИЛИ 6.3, первый и второй дифференцирующие элементы 6,4 и 6,5и элемент НЕ 6,6,Входы "Запись" и "Чтение" являютсявходами управления преобразователем иподключаются к соответствующим выходамисточника 13 информации,Регистр 1 сдвига содержит вход сдвигаС и вход переключения режимов Р/Я, обеспечивающий переключение регистра из режима сдвига в режим асинхронногопараллельного ввода информации и параллельной асинхронной записи блока информации в регистр 1 сдвига (за счет установки"1" на Р/Я и А/Я), Входной 3 и выходной 4регистры содержат соответственно входы Чи С для синхронизации записи. Управляющим входом коммутатора 5 является еговход КПреобразователь кода работает следующим образом.В работе преобразователя кода могутбыть определены три основных операции:записи, преобразования из параллельногов последовательный код, считывания,Кроме информации и сигналов "Запись"и "Чтение", поступающих от источника 13информации, в преобразователь кода натактовом входе поступают импульсы сдвига, определяющие скорость выдачи последовательного кода.Для обеспечения процесса преобразования блок параллельного кода поступает впреобразователь в формате следующейструктуры: разряд К формата содержит "1",разряды младше К заполнены "0" (если К неявляется первым разрядом формата блока),а в разряды старше К записываются (устанавливаются) биты информации, подлежащие преобразованию в последовательныйкод, причем старший разряд формата соответствует старшему разряду информации. "1" в разряде К определяет размер блока информации (количество разрядов в блоке),Операция записи. В исходном состоянии, когда на информационных входах-выходах 8 отсутствует информация (или информация равна "0"), причем в К разряде, определяющем размер блока, также присутствует "0", регистр 1 сдвига находится в режиме параллельного ввода информации, на выходе устройства имеется "0", а с помощью РЯ-триггера 7 устанавливается сигнал-флаг "1" - "Разрешение" - в и разряде информационных входов-выходов 8, свидетельствующий о возможности проведения В исходном состоянии импульсы сдвига не проникают на С-вход регистра 1, так как на втором входе элемента И 9 отсутствует "1" (фиг. 2, к),На выходе регистра 4 установлен блок информации, который был выдан последним в предшествующей операции данной (вновь проводимой) операции преобраэоваОсновным условием начала преобразования информации (кроме подачи импульсов сдвига) является появление "1" в разряде К блока информации, определяющем размер блока информации,Появление блока информации (с "1" в разряде К) на информационном входе-выходе 8 и следующего за ним сигнала "Запись" обеспечивает установку в регистр 3 блока информации по переднему фронту сигнала"Запись", поступающему на Ч-вход регистра 3, причем ЯЯ-триггер 7 устанавливается в нулевое состояние,.а режим параллельного ввода блока информации в регистр 1 сдвига из регистра 3 обеспечен наличием "1" на Р/Я-входе регистра 1, поступающей с прямого выхода блока 6.В результате на ивыходах регистра 1 сдвига появляется блок информации, в котором на К-выходе (если даже разряды блока информации соответствуют "0") появляется "1", что приводит к появлению (в исходном состоянии на выходе дешифратора 2 нуля присутствовала "1") на выходе дешифратора 2 нуля "0", который устанавливается на О-входе О-триггера 6.1 блока б. "0" устанавливается на входе элемента НЕ 6.6 блока 6 и входе первого дифференцирующего элемента 6.4, который обеспечивает выдачу"отрицательного" импульса, соответствующего "0". В то время как на выходе элемента НЕ 6.6 происходит изменение (перепад) от уровня "0" до уровня "1", второй дифференцирующий элемент 6,5 производит выдачу "положительного" импульса, соответствую 167438145 50 щего переходу на выходе дешифратора 2 нуля от "1" к "О", Импульс с второго дифференцирующего элемента 6,5 через элемент ИЛИ 6,3 и элемент 6.2 задержки поступает на С-вход О-триггера 6.1 блока 6 и устанавливает на прямом выходе 0-триггера 6,1 "0", а на неинвертируемом выходе - "1". Регистр 1 сдвига (на Р/Я- входе "0") переводится в режим последовательного сдвига информации. Появление "1" на втором входе элемента И 9 обеспечивает прохождение импульсов сдвига на С-вход регистра 1 сдвига для обеспечения следующей операции преобразования параллельного кода в последовательный.Появление "0" на С-входе регистра 4 также подготавливает условия для записи информации в выходной регистр 4, причем в этом случае "0", поступающий на Я-вход ВЯ-триггера 7. не изменяет предыдущего нулевого состояния ВЯ-триггера 7, в который он был переведен сигналом "Запись". При этом в и-м разряде коммутатора 5 устанавливается "0",По очередному сигналу "Запись" (фиг. 2 б) информационный блок, установленный на информационном входе-выходе 8 (фиг. 2, б), источником 13 информации переписывается в регистр 3, и далее операция записи повторяется так же, как описано выше после выдачи информационного блока иэ 1,. иразрядов регистра 1 сдвига,Операция преобразования (продвижение). После записи блока информации в регистр 1 сдвига и появления на инвертируемом выходе 0-триггера 6,1 блока 6 "1", которая обеспечивает прохождение импульсов сдвига через элемент И 9 на С- вход регистра 1 сдвига (на Р/Я-входе регистра 1 установлен "0", т.е. режим последовательного сдвига) начинается последовательное продвижение битов блока информации по регистру 1. После того, как "1", установленная в К-разряде, переходит из и-го разряда в и-й разряд, дешифратор 2 нуля переходит из нулевого состояния на выходе в единичное. На О-входе О-триггера 6.1 блока 6 появляется "1", а первый дифференцирующий элемент 6,4 обеспечивает выдачу импульса-сигнала "1", который через элемент ИЛИ 6,3 и элемент 6.2 задержки поступает на С-вход О-триггера 6,1 блока 6, устанавливая на прямом выходе О-триггера 6,1 блока 6 "1", которая переводит регистр 1 сдвига в режим параллельного приема информации, Снимается поступление импульсов на С-вход регистра 1 и может быть вновь проведена операция записи, описанная выше, При этом момент начала операции записи может быть определен источником 5 10 15 20 25 30 35 40 информации с помощью сигнала "Чтение" при появлении "1" в и-м разряде на информационных входах-выходах 8 - сигнала "Разрешение". Источником 13 информации может быть вновь установлен на информационных входах-выходах 8 новый блок информации и по сигналу "Запись" введен в регистр 3, причем после введения данного блока информации сигнал-флаг "Разрешение" будет снят сигналом "Запись", поступающим от источника информации на В-вход ВЯ-триггера 7, подготавливая условия для проведения операции чтения блока данных, записанного в регистр 4 и выданного с преобразователя кода.Операция чтения, После прохождения блока информации из разрядов 1пв разряды п,.2 пи установки "1" на выходе ВЯ-триггера 7, что соответствует сигналу "Разрешение", может быть проведена операция чтения источником информации. Блок информации, установленный регистром 4 на входных шинах 1пкоммутатора 5 по сигналу "Чтение", поступающему на Ч-вход коммутатора, переписывается на коммутируемые подключенные к информационному входу-выходу 8 выходы коммутатора 5, Таким образом, блок информации, выставляется на информационном входе- выходе 8 и снимается источником информации для последующей его обработки.Таким образом (фиг. 2), установка очередного сигнала "Запись" для обеспечения синхронной выдачи информации производится при наличии "1" - сигнала "Разрешение", при этом источником информации может быть проведена операция записи в пределах от предыдущей установки блока информации в регистр 3 до выхода этого блока информации иэ разрядов 1,.,прегистра 1 в любой момент времени, в этих же пределах может быть проведена и операция чтения,После установки нулевого блока данных на информационном входе-выходе 8 во всех разрядах, включая К разряд, преобразователь кода устанавливается в исходное состояниее. Формула изобретения 1, Преобразователь кода, содержащий регистр сдвига, выходы младших (и)-х разрядов (п - разрядность входного кода) соединены с входами дешифратора нуля, выход (и+1)-го разряда регистра сдвига является последовательным выходом преобразователя, и коммутатор, о т л и ч а ю щ и й с я тем, что, с целью повышения достоверности преобразования, в него введены входной и.Г выходной регистры, блок формирования импульсов управления, ЙЯ-триггер и элемент И, регистр сдвига выполнен (2 п)-разрядным, выход дешифратора нуля соединен с входом блока формирования импульсов управления, первый выход которого соединен с первым входом элемента И, выход которого соединен с тактовым входом регистра сдвига, второй выход блока формирования импульсов управления соединен с входом режима регистра сдвига, синхровходом выодного регистра, Я-входом ВЯ-триггера, выходы старших (и)-х разрядов регистра сдвига соединены с соответствующими информационными входами выходного регистра, выходы которого соединены с одноименными первыми информационныМи входами коммутатора, выход ВЯ-тригге,ра соединен с вторым информационным входом коммутатора, выходы входного регистра соединены с соответствующими информационными входами параллельной загрузки регистра сдвига, выходы коммутатора соединены с соответствующими информационными входами входного анфариаца. р-; Ьад .1 аюв Ю Е ЬгюдРг г Наяде инФр 7 Л 1 ЯЪ Ф./ Рг/угад Ьюиюе е ЮылЫ, ,уиО" я дрямад -б:г Аапд А.Е рдУРIХРР 3 Ииерпорцси. дылд АГ.Ъ иЬаад НУ ЭГОРСРрО касхад С Рса я Ю Грг 1 м Инфармацая ат АиадР РФра. регистра и являются информационными входами-выходами преобразователя, синхровход входного регистра и В-вход ЯЯ-триггера объединены и являются входом записи 5 преобразователя, управляющий вход коммутатора является входом чтения преобразователя, второй вход элемента И является тактовым входом преобразователя.2, Преобразователь по и, 1, о т л и ч а ю щ и й с я тем, что блок формирования импульсов управления содержит О-триггер, дифференцирующие элементы. элемент ИЛИ, элемент задержки и элемент НЕ, выход которого через первый дифференциру ющий элемент соединен с первым входомэлемента ИЛИ, выход которого через элемент задержки соединен с С-входом О-триггера, выход второго дифференцирующего элемента соединен с вторым входом эле мента ИЛИ, О-вход триггера, вход элементаНЕ и вход второго дифференцирующего элемента объединены и являются входом блока, инверсный и прямой выход О-триггера являются соответственно первым и вто рым выходами блока,