Устройство для умножения чисел

(5)5 6 06 Е 7/52 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ гии О Фии юф иг. 1(56) Авторское свидетельство СССРМ 1007101, кл, 6 06 Р 7/52, 1981.Авторское свидетельство СССРВ 1575173, кл. 6 06 Р 7/52, 29.02,88, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИ- СЕЛ.,Ж 1658147 А 1(57) Изобретение относится к области вычислительной техники и может быть использовано при разработке арифметических устройств ЭВМ. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистры 1, 2 множимого и множителя, блок 5 вычисления разрядных значений произведения, буферный регистр 3, регистр 4 частичного произведения и коммутатор 6, 3 ил 1 табл.Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств Э ВМ.Целью изобретения является повышение быстродействия устройства,На фиг, 1 представлена структурная схема устройства для умножения чисел; на фиг, 2 - структурная схема блока вычисления разрядного значения произведения; на фиг. 3 - функциональная схема коммутатора,Устройство для умножения чисел (фиг. 1) содержит регистр 1 множимого, регистр 2 множителя, буферный регистр 3, регистр 4 частичного произведения, блок 5 вычисления разрядного значения произведения, коммутатор 6, управляющие входы 7 - 10, выход 11, Вход множимого блока 5 вычисления разрядного значения произведения соединен с выходом 12 младшего разряда регистра 1, вход множителя - с выходом 13 младшего разряда регистра 2, выход 14 старшего разряда блока 5 соединен с информационным входом регистра 3, выход 15 младшего разряда блока 5 и выход 16 регистра 3 соединены с информационными входами коммутатора 6, первый 17 и второй 18 выходы которого соединены соответственно с входом второго слагаемого блока 5 и с входом младшего разряда регистра 4, а третий выход коммутатора 5 подключен к выходу 11 устройства, выход 19 старшего разряда регистра 4 соединен с входом первого слагаемого блока 5, первый управляющий вход 7 соединен с входом сдвига регистра 2, второй управляющий вход 8 устройства соединен с входом разрешения записи регистра 3 и входами сдвига регистров 1 и 4, а третий 9 и четвертый 10 управляющие входы - с первым и вторым управляющими входами коммутатора 6 соответственно.Регистр 1 множимого предназначен для хранения значения п-разрядного множимого Он представляет собой сдвиговый регистр с кольцевым переносом разрядностью п, Регистр 2 множителя предназначен для хранения и-разрядного множителя и представляет собой сдвиговый регистр разрядностью и.Буферный регистр 3 предназначен для хранения значения старшего разряда произведения, формируемого на выходе 14 блока 5.Регистр 4 предназначен для хранения разрядов суммы частичных произведений, используемых как промежуточная информация при работе устройства. Он представляет собой сдвиговый регистр разрядностью (п),5 10 15 20 25 30 35 40 45 50 55 Блок 5 предназначен для вычисления значения разрядного произведения сомножителей с учетом поступающих на его входы первого и второго слагаемых. Этот блок комбинационного типа и может быть реализован любыми известными способами, обеспечивающими выполнение функции;Р=АВ+С+О,где А, В, С, О - одноразрядные числа.Блок 5 (фиг. 2) содержит узел 20 умножения, узел 21 суммирования и сумматор 22, На выходе узла 20 умножения формируется произведение сомножителей в многорядном (в частном случае - в двухрядном) коде, узел 21 суммирования преобразует многорядный код в код, удобный для обработки параллельным сумматором 21 с входным переносом, на выходах которого формируются в однорядном коде старший и младший разряды разрядного произведения сомножителей, Например, при использовании операндов, представленных в двоично-кодированной шестнадцатиричной системе счисления, узел 20 формирует четырехрядный код произведения сомножителей, узел 21 в два этапа преобразует шестирядный код в код, который с помощью двухвходового сумматора 22 с входным переносом преобразуется в однорядный результат,Коммутатор 6 осуществляет передачу старшего и младшего разрядов произведений, формируемых блоком 5, на вход второго слагаемого блока 5, вход младшего разряда регистра 4 и на выход 11 устройства в соответствии с сигналами на управляющих входах, определяемых алгоритмом функционирования устройства, В таблице поясняется функционирование коммутатора 6.В таблице запись вида "16-17" означает, что информация с выхода 16 регистра 3 передается на выход 17 коммутатора 6,Коммутатор 6 содержит элементы И 23, И-ИЛИ 24 и И - ИЛИ 25 с соответствующими связями (фиг, 3).Устройство работает следующим образом.В исходном состоянии регистры 3 и 4 обнулены, в регистрах 1 и 2 хранятся без знака и-разрядные значения соответственно множимого и множителя.Умножение в устройстве выполняется за п циклов, каждый из которых реализуется за и тактов, т.е. конечный результат формируется эа п тактов, В течение одного цикла в устройстве формируется частичное произведение множимого на один разряд множителя, а также осуществляется подсуммирование этого частичного произведения к ранее накопленной сумме частичных произведений.В каждом такте каждого цикла в блоке5 производится умножение разряда множимого, поступающего на его вход множимогос выхода 12 регистра 1, на разряд множителя, поступающий на его вход множителя свыхода 13 регистра 2, и подсуммирование кмладшему разряду получившегося при этомпроизведения старшего разряда произведения блока 5, сформированного в предыдущем такте и поступающего на его входпервого слагаемого с выхода 17 коммутатора 6, а также поступающего с выхода 19регистра 4 на его вход второго слагаемогосоответствующего разряда суммы частичных произведений, сформированной впредыдущем цикле,На выходах 14 и 15 блока 5 к концукаждого такта формируются значения соответственно старшего и младшего разрядов 20разрядных произведений сомножителей.По окончании каждого такта подается сигнал на вход 8 устройства, этим производится запись старшего разряда произведенияблока 5 в регистр 3, сдвиг в сторону младших разрядов в регистре 1(на его выходе 12появляется значение очередного разрядамножимого) и сдвиг в сторону младших разрядов в регистре 4 с одновременной записью в его старший разряд с выхода 18 30коммутатора 6 информации, которая определяется управляющими потенциалами навходах 9 и 10 устройства согласно таблице,В первом такте каждого цикла черезвходы 9 и 10 устройства на управляющие 35входы коммутатора б подается код "11", поддействием которого коммутатор б настроенна передачу старшего разряда суммы частичных произведений предыдущего цикла свыхода 16 регистра 3 на вход регистра 4, а 40очередного разряда результата, формируемого на выходе 15 блока 5 к концу первоготакта каждого цикла, на выход 11 устройства. Во всех остальных тактах каждого цикла(кроме последнего п-го цикла) на входы 9 и 4510 устройства подается код "00", в результате чего коммутатор б настроен на передачу старшего разряда произведения блока 5,сформированного в предыдущем такте, свыхода 16 регистра 3 на вход первого слагаемого блока 5, а младшего разряда блока 5,формируемого в этом же такте, с выхода 15блока 5 на вход регистра 4.Последний и-й цикл несколько отличается от предыдущих настройках коммутатора 6, так как в этом цикле выводятся изустройства старшие и-разрядов результата,При этом изменения в и-м цикле касаютсятолько вывода информации иэ устройства ине затрагивают основной работы, т.е. в блоке 5 продолжают выполняться те же опердции, что и в предыдущих циклах. В первом такте и-го цикла на входы 9 и 10 устройства (управляющие входы коммутатора 6) подается код "11" и, так же как и во всех первых тактах каждого цикла работы устройства, с выхода 15 блока 5 через третий выход коммутатора и выход 11 устройства выводится и-й разряд результата, а по окончании первого такта и-го цикла в регистр 4 с выхода 16 регистра 3 записывается старший разряд суммы частичных произведений предыдущего цикла.В последующих (и) тактах п-го цикла на входы 9 и 10 устройства подается код "01", что обеспечивает вывод с выхода 15 блока 5 через третий выход коммутатора 6 и выход 11 устройства по одному разряду в каждом такте (и)-го разряда результата. Выход 16 регистра 3, при этом остается скоммутированным с входом второго слагаемого блока 5, что обеспечивает дальнейшие вычисления По окончании и-го такта п-го цикла старший (2 и)-й разряд результата с выхода 14 блока 5 записывается в регистр 3 и затем выводится через выход устройства путем подачи на управляющие входы коммутатора б через входы 9 и 10 устройства кода "10",Таким образом (2 п)-разрядное значение произведения сомножителей выводится из устройства через его выход 11 по одному разряду в каждом первом такте всех циклов (младшие п разрядов результата) и его одному разряду в каждом. начиная с второго, такте последнего и-го цикла (старшие и разрядов результата)Формула изобретения Устройство для умножения чисел, содержащее регистры множимого и множителя, буферный регистр, регистр частичного произведения и блок вычисления разрядного значения произведения, причем первый управляющий вход устройства соединен с входом сдвига регистра множителя, второй управляющий вход устройства соединен с входом сдвига регистра множимого, входом записи буферного регистра и входом сдвига регистра частичного произведения, вход множителя блока вычисления разрядного значения произведения соединен с выходом младшего разряда регистра множителя. вход множимого - с выходом младшего разряда регистра множимого, вход первого слагаемого - с выходом старшего разряда регистра частичного произведения, выход старшего разряда блока вычисления разрядного значения произведения соединен с информационным входом буферного регистра, отличающееся тем, что.с целью повышения быстродействия в него введен1658147 иг ф Составитель С, Клюевактор М.Бланар Техред М.Моргентал Корректор М.Ш оши ар Заказ 1713 Тираж 402 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж. Раушская наб., 4/5 ул,Гагарина, 1 издательский комбинат "Патент", г, Уж Производстве коммутатор, информационные входы которого подключены к выходу буферного регистра и выходу младшего разряда блока вычисления разрядного значения произведения, управляющие входы коммутатора соединены с третьим и четвертым управляющими входами устройства, а выходы - соответственно с входом второго слагаемого блока вычисления разрядного значения произведения, входом младшего 5 разряда регистра частичного произведенияи выходом устройства,