Устройство для вычисления функций и

) Московский лесоте ический инстиА.Д.Марковский,олянский(5 в 5 унктся к вычислибыть испольэо ых вычислите- является повы) Изобретение отно ьной технике и мож о в специализироваЦелью изобретени т а я О СОЮЗ СОВЕТСНИХ СОЦИАЛИСТИЧЕСНИХ /7 =. - РЕСПУБЛИК УДАРСТВЕННЫЙ НОМИТЕЗОБРЕТЕНИЯМ И ОТКРЫТИЯГКНТ СССР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ) Авторское св 26651, кл.С 0Байков В.Д., С ованные процес оритмы и струк зь, 1985, с,13 ) УСТРОЙСТВО детельство СССРГ 7/548, 1982.алов В,Б. Специалиоры. Итерационныеуры. М.: Радио ирис.3.10.ДПЯ ВЫЧИСЛЕНИЯ ф шение быстродействия за счет непосредственной проверки сходимости итерационного процесса. Устройство содержит первый коммутатор 1, второй комму-татор 2, первый регистр 3, второй ре" гистр 4, первый регистр-сдвигатель 5, второй регистр сдвигатель 6, третий регистр-сдвигатель 7, первый сумматор 8, второй сумматор 9, первый блок 10.1 памяти опорных значений функции, второй блок 10.2 памяти опорных значений функции, блок 11 инверсии разрядов, первый элемент И 12, вто" рой элемент И 13, элемент ИЛИ 14, элемент НЕ 15, элемент ИЛИ-НЕ 16, вход 17 младших разрядов аргумента, тактовый вход 18, вход 19 запуска, Ж вход 20 старших разрядов аргумента, выход 21 признака окончания вычислений, выхоц 22 косинуса, выход 23 сину- С са. 1 ил.Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.Целью изобретения является повышение быстродействия за счет непосредственной проверки сходимости итерационного процесса.На чертеже представлена функциональная схема устройства.Устройство содержит первый 1, второй 2 коммутаторы первый 3 и второй 4 регистры, первый 5, второй 6и третий 7 регистры"сдвигатели, пер"вый 8 и второй 9 сумматоры, первый 10,1и второй 10.2 блоки памяти опорныхзначений функции, блок 11 инверсииразрядов, первый .12 и второй 1 3 элементы И, элемент ИЛИ 14, элемент НЕ 15,элемент ИЛИ-НЕ 16, вход 17 младших разрядов аргумента, тактовый вход 18,вход 19 запуска, вход 20 старших разрядов аргумента, выход 21 признакаокончания вычислений, выход 22 косинуса и выход 23 синуса,Устройство функционирует следующимобразом.Устройство осуществляет обработку(и+1)-разрядных двоичных чисел пред- З 0ставленных в формате с фиксированной запятой,В основе работы устройства лежитследующий алгоритм вычисления функцийх = сов( и у = зж. Значение поло;жительного аргумента (, определяе 35мое двоичным кодом а , а .а д.,где ао - разряд целой части; а,аа- разряд дробной части аргумента,представляется в видеЧ =Ж +%= ар а+ 00а(1+фадп где црп/2, ц а 1,2п; - ВО.2По значению величины ф определя ются начальные и-разрядные приближе" ния вычисляемых функций х = созф у= з 1 пЯ . Последующие вычисления проводятся с использованием итерационных соотношений 50-1 +к 1 55цк=у, г" (4)мПолученные в результате (и-ц)-иитерации величины х .и у. являются искомыми значениями функцийх = сов и у = ззп( с абсолютнойпогрешностью, не превышающей 2В исходном состоянии все разрядыкода на выходе третьего регистрасдвигателя 7 имеют нулевое значение,вследствие чего значение признакаокончания вычислений на выходе элемента ИЛИ-НЕ 16, являющегося одновременно первым выходом 21 устройства,равно единице. Единичное значение поступает на управляющие входы первого 1 и второго 2 коммутаторов, обеспечивая прохождение на выходы коммутаторов информации, поступающей наих вторые информационные входы.На тактовыйвход 18 устройстванепрерывно поступают тактовые импульсы (ТИ). На входы 17 и 20 устройст"ва поступают младшие д и старшие (разряды аргумента соответственно, Позначению кодаиз блоков 10.1и 10,2 памяти опорных значений функций считываются величины х о и уоВеличина х о поступает на второй информационный вход первого коммутатора 1 идалее с выхода первого коммутатора 1на информационный вход первого регистра 3, а также со сдвигом на о разрядов вправо на информационный входвторого регистра-сдвигателя 6. Величина у поступает на второй информационный вход второго коммутатора 2 и далее с выхода второго коммутатора 2 -на информационный вход второго регистра 4, а также со сдвигом на о разрядоввправо на вход блока 11 инверсии разрядов и. далее на информационный входпервого регистра-сдвигателя 5,Для выполнения вычислений синхронно с одним из ТИ на вход 19 устройства поступает сигнал "Пуск, которыйпроходит на входы синхронизации запи"си первого 5, второго 6 и третьего 7регистров-сдвигателей, осуществляя занесение в эти регистры значений (,-у 2 1 и х2 1 соответственно, Кроме того, сигнал "Пуск" проходит черезэлементИЛИ 14, осуществляя занесение,в регистры 3 и 4 значений хо и у соответственноПри нулевом значении всех разрядовкода Ц, занесенного в третий регистрсдвигатель 7, значение признака окончания вычислений остается равным единице, вычисления не выполняются и в качестве результатов операции используются значения х и у.160865 ног ка вит ден он ко око пер ТИ вог ния с попе го хо ро ко ци ко ме ре ва во ма те бо зн пе вь об че ли вт до не тр им вь ся ти э"л раФ ри единичном значении хотя бы одразряда кода д значение призна- а выходе элемента ИЛИ-НЕ 16 станоя равным нулю, обеспечивая прохож е информации с первых информаци- х входов первого 1 и второго 2таторов.вертированное значение признака чания вычислений на втором входе ого. элемента И 12 становится равединице, обеспечивая прохождениевхода 18 устройства на выход перэлемента И 12.ри выполнении К-й итерации значе(с+ к) -(Ч, ) х кф -ук-, 2 у х к тупают на входы первого и второ- слагаемых первого сумматора 8 и вого и второго слагаемых второ- сумматора 9 соответственно, На вы ах первого 8 и второго 9 сумматоформируютс я з нач е ни я х =х , --(ч), . -(+"1ук =у.- +орые поступают на первые информанные входы первсго 1 и второго 2 мутаторов.Очередной ТИ, приходящий на вход устройства, с выхода первого элета И 12 поступает на входы сдвига истров-сдвигателей 5-7, обеспечи 30по заднему фронту ТИ сдвиг впргна один разряд информации, храняся в регистрах-сдвигателях 5 и 6, двиг влево на один разряд инфории, хранящейся в регистре-сдвига е 7, с занесением нулей в осводающиеся разряды. При единичном чении величины а+к ТИ с выхода. вого элемента И 12 проходит на од второго элемента И 13 и далее, 40 спечивая по переднему фронту.ТИ ись в региг ры соответственно энаий хи ук согласно выражениям и (2). При нулевом значении веины а+к содержимое первого 3 и 45 рого 4 регистров не изменяется. Процесс вычислений продолжается момента, когда в результате выполия очередной итерации все разряды тьего регистра-сдвигателябудут ть нулевое значение. При этом на оде элемента ИЛИ-НЕ 16 сформирует- единичное значение, которое запрепрохождение ТИ на выход первого мента И 12 и устройство прекратит 55 оту.р м у л а изобретения Устройство для вычисления функвьпи соя , содержащее два 1 6сумматора, два блока памяти опорныхзначений функции,три регистра-сдвигатеЛя и два регистра, причем входыстарших разрядов аргумента устройства.соединены с адресными входами первого и второго блоков памяти опорныхзначений функции, выходы первого ивторого регистров соединены с входами первых слагаемых соответственно "первого и второго сумматоров, выходыпервого и второго регистров-сдвигателей соединены с входами вторых слагаемых соответственно первого и второго сумматоров, о т л и ч а ю щ е ес я тем, что, с целью повышениябыстродействия за счет непосредственной проверки сходимости итерационного процесса, в него дополнительно введены два.коммутатора, блок инверсииразрядов, два элемента И, элементИЛИ-НЕ,.элемент ИЛИ и элемент НЕ,причем вход запуска устройства соединенс входом синхронизации записи регистров-сдвигателей с первого по третийи с перрым входом элемента ИЛИ, тактовый вход устройства соединен с первым входом первого элемента И, выходкоторого соединен с входами сдвигарегистров-сдвигателей с первого потретий и с первым входом второго элемента И, вход младших разрядов аргумента устройства соединен с информационным входом третьего регистра-.,сдвигателя, выходы разрядов которогосоединены с соответствующими входамиэлемента ИЛИ-НЕ, выход которого соединен с входом элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход старшего разряда третьего регистра-сдвигателя соединен с вторым входом второго элемента И, выход которого соединен с.вторым входом элемента ИЛИ, выход которого соединен с синхронизирующимивходами первого и второго регистров,информационные входы которых соединены с выходами соответственно первогои второго коммутаторов, первые информационные входы которых соединены свыходами соответственно первого ивторого сумматоров, управляющие вхо. -ды первого и второго коммутаторовсоединены с выходами элемента ИЛИ-НЕ,выход первого блока памяти опорныхзначений функции соединен с информационным входом второго регистра-сдвигателя и с вторым информационным входом первого коммутатора, выход второ1608651 Составитель С.КуликовТехред И,Ходанич КорректорС.Черни Редактор А.Шандорф Заказ 3617 Тираж 566 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Иосква, Ж, Рауаская наб., д. 4/5 Производственно"издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 го блока памяти. опорных значенийфункции соединен свторым информа-ционным входом второго коммутатора ис входом блока инверсии разрядов, выход которого соединен с информационным входом первого регистра-сдвигателя, выход элемента ИЛИ-НЕ соединен свыходом признака окончания вычислений устройства, выходы первого и второго регистров соединены с выходамисоответственно косинуса и синуса устройства.