Дешифратор на мдп-транзисторах

ОПИСАНИЕ ИЗОБРЕТЕН ЕЛЬСТВУ от нов д БйаСе 5, 1980,Цифр и систе 201-202, о ЗИСТОР ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИПРИ ГКНТ СССР К АВТОРСКОМУ СВИ(21) 4328466/24-24 (22) 02,10,87 (46) 23.09.90. Бюл. В 35 (72) В.Д,Мещанов, И.В.За и Н.А.Телицын (53) 681.32766 (088,8) (56) 1 ЕЕЕ 1 опгпа 1 оЕ Бо 1 С 1 гсп 1 гз, уо 1, БС, В о 1 сйобег, .р. 839-845.Каган Б,М Каневский вые вычислительные машинь ,иа, -М,; Энергия, 1974,рис. 3-59, (54) ДЕШИФРАТОР НА МДП-ТР(57) Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств в качестве дешифратораадресов строк и столбцов. Целью изобретения является повышение быстродействия дешифратора, Для этого тактовые входы 9- ключевых элементови элементов И первой 2 и второй 3групп выполняют раздельными. При этомразряд емкостей нагрузки и затворовключевых транзисторов 15 происходит .через открытые транзисторы 14 и 18соответственно. 2 э.п.ф-лы, 2 ил.Изобретение относится. к вычислительной технике и может быть использовано при проектировании запоминающих устройств н качестве дешифратора.адресов строк и столбцов.Цель изобретения - повышение быстродействия дешифратора.На фиг. 1 представлена схема дешифратора; на фиг. 2 - временные ди"Эграммы работы дешифратора,Дешифратор содержит матрицу ключеВых элементов 1, элементы И первой 2й второй 3 групп, адресные входы первой 4 и второй 5 групп, выходы 6,веерный 7, второй 8, третий 9, четвертый 1 О и пятый 11 тактовые входы, шину 2 нулевого потенциала и шину 13напряжения питания.Каждый ключевой элемент содержит 20проходной 4 и ключевой 15 транзисторы, а каждый элемент И " нагрузочный16, разделительный 7, проходной 18и адресные 9 транзисторы.На фиг. 2 показаны напряжения на 25тактовых входах 7-1(Ф 1-Ф 5), адресных входах 4, 5 (Вх) и выходах 6 (Вых)дешифр атор а,Дешифратор работает следующим образом. 30В исходном состоянии в момент времени с на входах 7 и 8 дешифраторавустановлены высокие уровни сигналовФ 1 и Ф 2, на входах 9-11 - низкие уровни сигналов ФЗ, ф 4 и Ф 5, На всех адресных входах 4, 5 установлены низкие35уровни сигналов (фиг. 2). При этом чеез открытые нагрузочные 16 и разделительные 17 транзисторы на затворахвсех проходных транзисторов 18 уста.новлен высокий уровень напряжений,при этом они находятся в открытом состоянииВ. начале рабочего интервала н момент времени 1 снимается высокий уро вень сигнала Ф 1, при этом все нагру".зочные 16 транзисторы переходят в закрытое состояние, и на адресные входы4 и 5 дешифратора подаются адресныесигналы, соответствующие -коду дешифруемого адреса, В результате соответствукхцие адресные транзисторы 19 переходят в открытое состояние и на затворах проходных 18 транзисторов всех элементов И, кроме одного в первой группе, и55всех элементов И, кроме одного во второигруппе, устанавливается низкий уровеньнапряжения, переводящий эти проходныетранзисторы н закрытое состояние. В следующий момент времениснимается высокий уровень сигнала Ф 2, при этом все разделительные 17 транзисторы переходят в закрытое состояние, и подаются нысокие уровни сигналов ФЗ и ф 4, При этом высокие уровни напря - жения устанавливаются на затворах ключевых транзисторов 15, соединенных с истоком открытого проходного транзистора одного из элементов И первой группы, т.е. в одной строке матрицы, Высокие уровни напряжений устанавливаются также на стоках ключевых транзисторон 15 одного столбца матрицы, при этом на истоке только этого ключевого транзистора 15 выбранной строки установлен высокий уровень напряжения и только один проходной транзистор 14, подключенный затвором к его истоку, переведен в открытое состояние.После этого в следующий момент времени йэ подается нысокий уровень сигнала Ф 5 и на истоке открытого проходного транзистора 14, образующемз 1соответствующии выход дешифратора, устанавливается высокий уровень напряжения. После окончания рабочего интервала н момент времени Сснимается высокий уровень сигнала Ф 5. При этом на ныходе дешифратора через открытый проходной транзистор 14 устанавливается низкий уровень напряжения. Затем в момент времени С устанавлинается низкий уровень сигнала Ф 4, снимая высокий уровень напряжения с затвора проходного транзистора 14 и закрывая его, после чего ни один из выходных ключей не находится в открытом состоянии. Затем в момент времени С снимается высокий уровень сигнала ФЗ, устанавливая на соответствующих затворах ключевых транзисторов 15 низкий уровень напряжения,Переход в исходное состояние заканчивается в момент времени й подачей высокого уровня сигнаиов Ф 1, Ф 2 и низкого уровня всех адресных сигналов. При этом все адресные транзисторы 19 переходят в непррводящее состояние и через открытые нагрузочные 16 и разделительные 17 транзисторы на затворахпроходных транзисторов 18 устанавливается высокий уровень напряжения, переводя их в открытое состояние. Дешифратор готов к новому циклу работы.Повышение быстродействия дешифратора обеспечивается тем, что разряд ем1594599 кости нагрузки происходит через открытый транзистор 14 на интервале г -аВразряд затворов ключевых транзисторов 15 - через открытые проходные транзисторы 18 элементов И первой группы на5 интервале Формул а изобретения1. Дешифратор на МДП-транзисорах,содержащий матрицу ключевых эл .ментов и первую и вторую группы элементов И, причем информационные входы элементов И первой и второй групп являются соответственно адресными входами первой 15 и второй групп дешифратора, первый и второй стробирующие входы элементов И являются соответственно первым и вторым тактовыми входами дешифратора, выходы элементов И первой группы соединены с первыми входами ключевых элементов соответствующих строк матрицы,.а выходы элементов И второй группы с вторыми входами ключевых элементовсоответствующих столбцов матрицы, выходы ключевых элементов являются выф ходами дешифратора, о т л и ч а ющ и й с я тем, что, с целью .повышения быстродействия дешифратора, третьи стробирующие входы элементов И первой 30и второй групп и третьи входы ключей вых элементов являются соответственно третьим, четвертым и пятым тактовымивходами дешифратора.1 Дешифратор по и, 1 о т лмент И содержит нагрузоч ьй, р тельныиФ проходной и адресньесные транзисторы, з атвор проходного тр анзисторас истоком раделите н о транзистора, сток которогого соединен с истоком нагрузочного и стоками адресных транзисторов, исток проходного транзистора является выходом эле- . мента И, затворы адресных транзисторов являются информационными вхвходами элемента И, а истоки соединены с шиной нулевого потенциала дешифратора1 сток нагрузочного транзистора соединен с шиной напряжения питания а затЭ воры нагрузочного и разделительного тр анзисторов и, сток проходного тр анзистора являются соответственно первым, вторым и третьим стробирукицими входами элемента И.3, Дешифратор по п.1, о т л и ч аю щ и й с я тем, что каждый ключевой элемент содержит проходной и ключевбй транзисторы, причем затвор проходного транзистора соединен с истоком ключевого тр анзи стор а, затвор и сток которо го являются соответ ств енно первым и вторым входами ключевого элемента, сток и исток проходного транзистора являются соответственно третьим входом и выходом ключевого элемента.1594599 6 Составитель А,Дерюгин,Редактор О. Головач Техред М.Дидык. КоРРектоР Т,Па 87 Подпи сное аказ 28 митета ква Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 10 НИИПИ Государственного 113035, о изобрете 35 Раушск м и открытиям при ГКНТ. Снаб., д. 4/5