Устройство экранной памяти

Изобретение от носится к вычислительной технике и может быль использова но в растровых дисплеях персональных ЭВМ и графических терминалах.Цель изобретения - повышение бы 5стродействия устройства эа счет увеличения скорости модификации битовойкарты изображения в памяти и уменьшения среднего времени доступа и экранной памяти.На фиг. 1 показана структурная схема устройства; на Фиг. 2 - временнаядиаграмма разделения циклов памяти,Устройство содержит блок 1 памяти, блок 2 синхронизации, регистр 3адреса, интерфейсный блок 4, мультиплексор 5, счетчик 6 адреса, регистр7 сдвига, буферный регистр 8, счетчик 9 цикла и блок 10 арбитража. Устройство имеет вход-выход 11 и информационный выход 12.Устройство работает следующим образом.При считывании из хранящейся вблоке 1 памяти битовой карты очередной строки телевизионного растра блок2 синхронизации Формирует непрерывную последовательность циклов памятис периодом Т При этом разрядностьсчитываемого иэ блока 1 памяти словадля выдачи информации на экран монитора и количество бит на элемент изображения выбраны таким образом, что длявоспроизведения его на экране необходимо считывать из блока 1 памятипо одному слову с периодом 2 Т. Поэтому в отсутствие запросов на обмен спамятью со стороны процессора каждыйпервый из двух последовательных циклов памяти выделяется для считыванияочередного слова из блока 1 памятизаписи его в буферный регистр 8,что схематически показано на Фиг.2(нижняя штриховка на участках 1 и 2диаграммы),Подсчет четных и нечетных цикловпамяти производится счетчиком 9 цикла, по состоянию которого блок 1 О арбитража в отсутствие запросов от интерфейсного блока 4 разрешает инкрементирование счетцика 6 адреса каждый нечетный цикл -и выработку стробазаписи слова иэ блока 1 памяти в буФерный регистр 8, При поступлении запросов на обмен со стороны интерфейсного блока 4 (эти моменты схематицески показаны стрелками на Фиг. 2) блок1 О арбитража разрешает обмен с блоком 1 памяти в следующем цикле (верхняя штриховка на участках 2, 4 и 5 диа -граммы, Фиг,2), При этом, в зависимости от момента поступления запроса, для считывания и записи в буферныйрегистр 8 очередного слова видеостро-.ки выделяется остающийся свободным цикл из текущей пары - либо второй, как на участках 4 и 5, либо первый,как на участке 3. Текущий адрес словахранится на регистре 3 адреса, кудапереписывается по сигналу от блока2 синхронизации через мультиплексор5 либо со счетчика 6 адреса, либо изинтерфейсного блока 4, в зависимостиот состояния блока 10 арбитража. Сиг -налы выборки для элементов памятиФормируются блоком 2 синхронизациив каждом цикле, сигнал Запись выда - ется интерфейсным блоком 4 в том случае, если текущий цикл представляетсобой цикл обмена с блоком 1 памяти и выполняется операция записи .Принятый механизм арбитража обеспечивает доступ к блоку 1 памяти вследующем цикле без нарушения процесса выдачи иэображения на экран мони;ора и без помех на экране, Буферный регистр 8 введен в схему для обеспечения поступления очередного слова в регистр 7 сдвига через заданные промежутки времени, так как моментзаписи видеослова в буферный регистр8 зависит от состояния блока 10 арбитража, а в регистр 7 сдвига оцередное слово переписывается из буферного регистра 8 с периодом 2 Т в концекаждого четного цикла блока 1 памяти,после чего поступает в виде группразрядов (в зависимости от формата выдачи) на инфогча ционный выход 12,Блок 2 синхронизации (Фиг.1)в состав контроллера управления ОЭУпредназначен для генерации последовательности сигналов управления схемами блока 1 памяти в соответствии с ихвременной диаграммой. В частности, в ПЭВМ "Электроника УК НЦ" применены микросхемы ОЯУ динамического типа К 565 РУ 5, временная диаграмма их работы, состав и временные соотношения между сигналами управления приводятся в справочниках по интегральным ми кросхемам (сигналы ЛФ-А 7, БАБ, САБ), При создании более быстродействующих контроллеров, на которые рассчитано предлагаемое устройство, необходимо применять микросхемы памяти с умень63 76 10 15 5г шенным временем цикла, например ста - тические ОЗУ типа К 32 РУ 10, В этом случае блок 2 синхронизации должен генерировать последовательность адресов, сигналов выборки и записи в соответствиии с временной диаграммой работы этой микросхемы (сигналы на шинах адреса, УР СЕ, ОЕ).Интерфейсный блок содержит средства для обеспечения временной диаграммыы обмена по магистрали МПИ (ц-ВЦБ)принятой в качестве системной магистрали в ПЭВМ "Электроника УК Н, Совместная работа блока 2 синхронизации и интерфейсного блокаобеспечивает доступ процессора к блоку 1 памяти по магистрали МПИ.Блок 1 О арбитража (Фиг. 1 представляет собой устройство анализа приоритета с двумя входами, выполненное по любой из известных схем с тем отличием, что приоритет процес - сора при обращении к видеопамяти изменяется в зависимости от того, поступает заявка на обмен в четном цикле памяти или в нечетном, Блок 10 арбитража является устройством анализа условного приоритета. В качестве ус - ловия анализа приоритетов в устройстве выступает состояние счетчика 3 цикла. Этот счетчик отсчитывает четные и нечетные циклы блока памяти. Запрос на обмен процессора с блоком 1 памяти в нечетном цикле имеет более высокий приоритет, а в четном более низкий, чем периодическая процедура чтения очередного слова данных из блока 1 памяти и записи его в буферный регистр 8. Формула и зобрет ения Устройство экранной памяти, содержащее блок памяти, блок синхронизации, регистр адреса, интерфейсный блок мультиплексор, счетчик адреса и регистр сдвига, причем синхровход блока памяти подключен к первому выходу блока синхронизации, второй вы 20 25 30 35 40 45 50 ход которого подключен к синхровходу регистра адреса, вход-выход которого подключен к адресному входу-выходу блока памяти, информационныйвход-выход которого подключен к внутреннему входу-выходу интерфейсногоблока, внешний вход-выход которогоявляется входом-выходом устройства,выход интерфейсного блока подключенк первому информационному входу мультиплексора, второй информационныйвход которого подключен к информационному выходу счетчика адреса, выход мультиплексора подключен к информационному входу регистра адреса, третий выход блока синхронизации подключен к входу сдвига регистра сдвига,выход которого является информационным выходом устройства, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства засчет увеличения скорости модификациибитовой карты изображения в памятии уменьшения среднего времени доступа к экранной памяти, устройство содержит буферный регистр, счетчик цикла и блок арбитража, причем вход записи буферного регистра подключен квходу записи регистра сдвига и к четвертому выходу блока синхронизации,выход буферного регистра подключенк информационному входу регистра сдвига, информационный вход буФерного регистра подключен к информационномувходу-выходу блока памяти, вход блока синхронизации подключен к управляющему входу мультиплексора и к выходусостояния блока арбитража, вход упРавления приоритетом которого подключенк выходу счетчика цикла и счетномувходу счетчика адреса, вход разрешения счета которого подключен к выходу управления строкой блока арбитража, выход разрешения обмена и входзапроса которого подключены соответственно к входу Разрешения и выходузапроса интерфейс ого блока, счетныйвход счетчика цикла подключен к пятому выходу блока синхронизации.Фб б гт Составитель С. АверьяноваРедактор Н. Тупица Техред М.Дидык Корректор В, Кабаций Заказ 1223 Тираж 5 б 3 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-издательский комбинат "Патент" г, Ужгород, ул, Гагарина, 101 1 г 3