Устройство для управления микропроцессорной системой

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН Н 9) Б 6 Г 9/О ГОСУДАРСТПО ИЗОБРЕТЕПРИ ГКНТ С ННЫЙ НОМИТЕТНИЯМ И ОТНРЫТИЯМ А ВТОРСКОМ(56) Лвторское свидетельство СССРУ 1283760, кл. С 06 Р 9/06, 1985.(54) УСТРОЙСТВО ДЛЯ УПРЛВЛЕНИЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМОЙ(57) Изобретение относится к вычислительной технике, может быть использовано при построении микропроцессорных вычислительных систем с памятью,разделенной на блоки и является усовершенствованием изобретения по автсв. М 1283760. Цель изобретениярасширение Функциональных возможностей устройства за счет обеспечениявозможности произвольного обращенияк любому из И блоков памяти путемзадания адреса блока памяти от микропроцессора. Это достигается тем,что устройство дополнительно содержит элемент НЕ 11, третий элементИ 12, третий дешифратор 13. 1 ил.Изобретение относится к вычисли тельной технике, может быть испольЗовано при построении микропроцесСорных вычислительных систем с памятью, разделенной на блоки и явЛяется усовершенствованием по автсв.1283760.Цель изобретения - расширениефункциональнык возможностей устройства за счет обеспечения возмож ости произвольного обращения к л:;- ому из Ы блоков памяти путем заданиялока памяти от микропроцессора,На чертеже приведена Функциональая схема устройства.Устройство содержит блоки 1. 11.Ы памяти, многорежимный буферный11 егистр 2, счетчик 3, гервьй 4 иторой 5 дешифраторы, триггер 6Индикации, элементы И 7.1 - 7,Ы1 ервой группы, элементы И 8,1 - 8,Иторой группы, первый 9 и второй 10элементы И, элемент НЕ 11, третийзлемент И 12 и третий дешифратор 3.Устройство имеет первьй 14 иторой 15 входы-выходы данных, адесье вход 16 и выход 17, вход 18Синхронизации маинных циклон работы,.вход 19 разрешения записи информации, вход 20 синхронизации, вход 2разрешения ввода, вход 22 пуска,выход 23 сигнализации окончания работы и выход 24 сигнализации начал:".Работы,Устройство работает следующимобразом.По сигналу с входа 22 пуска устройства триггер 6 индикации устанавливается в единичное состоянией сигнал с выхода 24 сигнализацииНачала работы устройства сигнализирует о начале работы устройства.Многопроцессор может начать обращение к любому иэ блоков 1,1 - 1.Ыпамяти. Для этого в счетчик 3 производится запись адреса нужногоблока памяти, Счетчик 3 является длямикропроцессора вНешним устройством, обращение к нему производитсяпо команде ОЧТ. Запись данных, содержащих адрес нужного блока памяти,в счетчик 3 производится следующимобразом.Микропроцессор на адресный вход 16подает адрес счетчика 3, поступаютй на вход третьего дешифратора 13,Ксли этот адрес действительно соответствует адресу счетчика 3, третий дешифратор 13 вырабатывает единичный разрешающий сигнал на входтретьего элемента И 12,Параллельно с адресом счетчика 3микропроцессор выставляет байт состояния, который через первый вхсдвыход 14 устройства поступает навход многорежимного буферного регистра 2, По приходу синхронизирующихимпульсов от микропроцессора повходу 20 синхронизации устройства ивходу 18 синхронизации машинных цикллов работы устройства байт состояниязаписывается в многорежимный оуфер-ный регистр 2. С выхода многорежимного буферного регистра 2 два сигнала, разрешающие запись во внешнее устройство, также поступают навходы третьего элемента И 12,Поэтому сигнал с входа 19 разрешения записи информации проходитчерез третий элемент И 12 на соответствующий вход счетчика 3 и производит запись одного из блоков1.1 - 1.И памяти,. предварительновыставленного микропроцессором напервый вход-выход 14 устройства ипоступившего на вход счетчика 3,С выхода счетчика 3 адреса одного из блоков 1.1 - 1.И памяти поступает на вход второго дешифратора 5.На одном иэ выходов второго дешифратора 5 появляется разрешающий сигнал обращения к нужному блоку 1.памяти.Теперь микропроцессор может обращаться к блоку 1.д памяти, определенномузначением счетчика 3, которое является его адресом.Чтение информации из ячейки блока 11 памяти производится следующим образом.Микропроцессор на адресный вход 16подает адрес ячейки блока 1.1 памяти.Параллельно с адресом ячейки микропроцессор выставляет баит состояния, который через первый вход-выход 4 устройства поступает на входмногорежимного буферного регистра 2.Запись. байта состояния в многорежимный буферный регистр 2 производится аналогично описанному, Разрешающий сигнал с выхода многорежимного буферного регистра 2 поступает на входы элементов И 8.1 - 8.Ивторой группы,Так как только на одном из выходов второго дешифратора 5 уста 1564620новлец разрешающий сигцал для работы с блоком 1.1 памяти, поступающий на вход элемента И 81 второй группы, та сигнал с входа 21 разрешения ввода информации проходит только через элемент И 8.1 второй группы и поступает на вход блока 1,д. памяти. Данные, считанные из ячейки памяти блока 1.д. памяти, определенные 10 адресом на адресном входе 16, поступают в микропроцсссор через первый вход-выход 14 устройства.Запись информации в ячейку блока 1.д памяти производится следующим 5 образом.Микропроцессор на адресный вход 16 подает адрес ячейки блока 1,1 памяти, Параллельно с адресом ячейки микропроцессор вьставляет байт состояния, который через первый вход-выход 14 устройства поступает на вход многорежимного буферного регистра 2. Запись байта состояния в многорежимный буферный регистр 2 производится аналогично описанному, Разрешающий сигнал с выхода мнагарежимного буферного регистра 2 поступает на входы элементов И 7.1 - 7,М первой группы, Но так как на одном из вы ходов второго дешифратора 5 установлен разрешающий сигнал для работы с блоком 1.1 памяти, поступающий на вход элемента И 7.д. первой группы, то сигнал с входа 19 разрешения записи информации проходит только через элемент И 7.д первой группы и поступает на вход блока 1,д. памяти. По этому сигналу данные, поступившие от микропроцессора через первый вход-выход 14 устройства на вход блока 1.з. памяти, записываются в ячейку блока 1 памяти, определен. ную адресом на адресном входе 16.Таким образом, микропроцессор Д 5 может обращаться к любой из ячеек блока 1.1. памяти.При необходимости обращения к какому-либо другому блоку 1. памяти микропроцессор может выполнить переключение блоков памяти. ЕслиФ+ 1, то переключение блоков памяти происходит по команде записи (ОЧТ) адреса нового блока памяти в счетчик 3 аналогично описанному.55Если 1 =+ 1, переключение осуществляется автоматически при обращении к ячейке или группе ячеек с .определенным адресом, на который цастрагц перньдй дешифратор 4. Б такам с.дунае с выхода первого дешифра- Ьдара. 4 разрешадодддийд сигнал поступает на вход второго элемента И 10. По приколу сигналов на вход 18 синхрацизацшд маддпдддньдх циклов устрсйства и вход 20 синхронизации устройства ца выходе второго элемента И 10 вырабатывается сигна.д, увеличивающий зцачецие счетчика 3 на единицу, Измеценньдй ца едшицУ адрес блока памяти, находящейся в счетчике 3, поступает на вход второго дешифратара 5 и вызывает переключение дда ега выходе, Б результате этого к упра- ляюцим шинам микрапрацессара подключается блок 1 д. памяти.Устройство заканчивает рабату, есддд. зачецце счетчика 3 совпадает с ац;.:есам блока 1,М .д 1, В этом случаесигнал с послед.дега вьхада второго дедшдфратара 5 поступает на вход триггера 6 индикации и устанавливает его в нулевое состоядце, На выходе 23 сигнализации па окончании работы устройства появляется сигнал аб окончании рабатьд устройства.Кроме того, сигнал с паследнега выхода второго дешифратора 5 поступает ца вход первого элемента И 9. С приходам сигнала на вход 18 синхронизации машинных цдклав работы устройства счетчик 3 сбрасывается в нулевое состояние.Работа устройства закончена, Формула изобретенияустройства для управления микропроцессорной системой по авт. св. М 1283760, а т л и ч а ю щ е е с я тем, чта, с целью расширения Функциональных вазможностей устройства за счет обеспечения зазмажности праизвальцага обращению к любому из М блоков памяти путем задания адреса блока памяти ат микропроцессора, в устройство введены элемдддт НЕ, третий элемент И и третий дешифратор, причем вход элемента НЕ соединен с вторым инверсным выходом мцагарежимцага буферного регистра и четвертыми входами элементов И первой .группы, выход элемента НЕ падклдсчен к первому входу третьего элемент И, второй вход которого подключен к входу раз - решения запн-.и информации устройства, третий вход третьего элемента И соединен с первьдм инверсным выходом мнагарежимддага буферного регистра,1564620 Составитель Г.СмирноваТехред М Лидык Корректор М.Кучерявая Редактор А.Огар Заказ 1160 Тираж 568 Подписное ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГККТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул . Гагарина, 101 четвертый вход третьего элемента И соединен с выходом третьего дешиф - ратора, выход третьего элемента И подключен к входу разрешения счетчиКа, .информационный вход которого соединен с первым входом-выходом данных устройства, вход третьего дешифратора соединен с адресным входом 5устройства.