Преобразователь двоичного кода в унитарный код

(51)4 Н 03 ГОСУДАРСТВЕННЫПО ИЗОБРЕТЕНИЯПРИ ГКНТ СССР ОМИТЕТ ТНРЫТИ ОПИСАНИЕ ИЗОБРЕТЕНИЯ ом нт ССР 1983, ССР1984,ГО КОДА тво /04 ОИЧ ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Научно-исследовательский фтехнический институт при Горькогосударственном университетеим, Н. И. Лобачевского(54) ПРЕОБРАЗОВАТЕЛЬ ЛВ НОВ УНИТАРНЬЙ КОД(57) Изобретение относится к автоматике и вычислительной технике, Егоиспользование в системах управленияшаговым приводом позволяет повыситьдостоверность преобразования при изменении веса входных импульсов, Преобразователь содержит блок 2 постоянной памяти, сумматор 4, элементы И 14,15 и дешифратор 12. Благодаря введению блока 1 оперативной памяти, триггера 3, сумматора 5, блоков 6-10 задержки, блока 11 сравнения, элементаИСКЛМЧАИЩЕЕ ИЛИ 13 и элемента И-НЕ 16в преобразователе обеспечивается следящий режим формирования унитарногокода. 1 з.п. ф-лы, 3 ил.Изобретение относится к автоматике и вычислительной технике и может быть использовано, например, в системах управления шаговым приводом,Цель изобретения - повышение достоверности преобразования при изменении веса входных импульсов.На фиг. 1 приведена функциональная схема преобраэонания; на фиг, 2 " 1 О блок сравнения; на Фиг. 3 - временные диаграммы сигналов. Преобразователь двоичного кода вунитарный код содержит (фиг. 1) блоки оперативной памяти 1, постояннойпамяти 2, триггер 3, первый 4.и второй 5 сумматоры, первый - пятый бло-.ки 6-10 задержки, блок 11 сравнения,;дешифратор 12, элемент ИСКЛЮЧАЮЩЕЕ 20ИЛИ 13, первый 14 и второй.15 элементы И и элемент И-НЕ 16, информацион,ный вход 17, вход 18 пуска, первый19 и второй 20 тактовые входы, первый 21 и второй 22 входы синхронизации, первые 23 и вторые 24 управляющие входы и первый 25 и второй 26 выходы,Блок 11 сравнения содержит фиг. 2элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 27, элемент 30НЕ 28., первый 29 и второй 30 элементы И и триггер 31, первый - третий информационные входы 32-34 и.вход 35 синхронизации.Каждый из блоков 6-10 задержки 35выполнен на двух последовательно со,единенных триггерах, причем входысинхронизации второго и первого триггеров являются соответственно первыми вторым входами синхронизации блока, 40информационный вход первого триггераявляется информационным входом блока.В блоках 6-8 выход второго триггера является выходом блока, в блоках9 и О выходы первого и второго триг- д,герон являются соответственно первыми вторым выходами блока,На Фиг. 3 изображена последовательность тактовых импульсов с периодом(Фиг, За). ,икл работы преобраэова теля равен 2 Г, где К - разрядностьлуправляющих сигналов на входах 23.На фиг. 3 б-д показаны сигналы навходах 19-22 соответственно.55В блок 2 предварительно записываются 2 двоичных 2-разрядньм кодов для 2 " значений шага принода (г + + 1 с = и-разрядность входов блока 2). Преобразователь двоичного кода вунитарный код работает следующим образом.В нерабочем состоянии на входе 8нулевой сигнал и элементы 14 и 16 закрыты, На выходе суммы сумматора 5нулевой код (отрицательный нуль)следовательно, блок 1 1 вьцает нулевойсигнал. На выходе дешифратора 12 импульсы отсутствуют, а эпемент 15 закрыт, В блок 1 принудительно записывается нулевой код с выхода элемента16. Перед началом работы шаговый привод устанавливают в начальное (нулевое) состояние, на входы 24 подаютуправляющий код для выбора требуемого шага В, на вход 17 подают двоичныйпоследовательный код, На входы 23 подается изменяющийся.код номера такта,В рабочий режим преобразовательпереводится подачей единичного сигнала на.вход 18, при этом разрешаетсяработа элементов 14 и 16, На входысумматора 5 поступают инверсный кодС с блока 1, задержанный на 2 тактов, и входной код Р. На выходе суммысумматора 5 формируется разность А == Р-С, которая сравнивается с шагомВ в блоке 11,Код А поступает на блок 9, коточерыи задерживает на цикл значение зна.кового разряда кода А (старший 2"-й0разряд кодов - знаковый, его вес 180,вес следующего разряда 90 О, вес младшего разряда 360 /2 "),Одновременно код А поступает на.блок 11 сравнения, где его модульсравнивается с кодом В. ЕслиАГВ 1где В- вес старшего значащего разряда кода В, то на выходе блока 11формируется единичный сигнал, который задерживается на цикл блоком 1 Озадержки. В зависимости от соотношения кодов Р, С, В, А могут быть следующие режимы работы.А В 1, РС.На выходах блока 9 нулевые сигналы, на выходах блока 10 - единичные.Дешифратор 12 в начале следующегоцикла формирует импульс на выходе 25.Вторые выходы блоков 9 и 1 О в следующем цикле обеспечивают подачу черезэлементы 13 и 15 прямого кода В насумматор 4, при этом к коду блока 1прибавляется код В,Р С,.1 А АЙВЗНа выходах блоков 9 и 10 нулевыесигналы, ДешиФратор 12 не формируетимпульс, а прохождение кода В на сумматоре 2 запрещено элементом 15. Кодс блока 1 в следующем цикле не изменяется.1) с С, 1 А 1) 1 В.На выходах блоков 9 и 10 единичные сигналы. Дешифратор 12 формируетимпульс на выход 26, а от кода с блока 1 в следующем цикле вычитаетсякод В, так как элемент 1 Э преобразуеткод В в обратный .ОС, 1 А сГВЗНа выходах блока 9 единичные сигналы, а на выходах блока 1 О - нулевые.15Дешифратор 12 не формирует импульс,а код с блока 1 не изменяется,При изменении входного кода Р навеличину дР на выходы 25 и 26 выданоИ, и И импульсов, число которых удовлетворяе т соотношению,ЮМ - 11т25Если код 1) не изменяется, то импульсы на выходах 25 и 26 отсутствуют, так как разница между кодом в блоке 1 и кодом 1) оказывается меньше или равна В 3, а следовательно,30 блок 11 выдает нулевые сигналы, При любых значениях кода В код в блоке 1 эа счет обеспечения в преобразователе следящего режима изменяется так, что выполняется А с 1 В 1. Если код 0 медленно нарастает или убывает, то, 35 соответственно, импульсы имеются либо только на выходе 25., либо на вы-. ходе 26В преобразователе исключено попеременное появление импульсов в положительном и отрицательном кана лах, что устраняет появление ложных импульсов на выходе преобразователя.Изменение величины шага может быть произведено оперативно подачей другого управляющего кода на входы 45 24 преобразователя. При этом можно не снимать сигнал "Пуск" с входа 18.Таким образом, в преобразователе повышается достоверность преобразования при любом значении веса. выход ных импульсов, в том числе при оперативном изменении веса в процессе . управления, например, при переключении диапазона скоростей шагового привода. 55 формула изобретения1. Преобразователь двоичного кода, в унитарный код, содержащии блок лостоянной памяти, первые адресные входы которого являются первьии управляющими входами преобразователя, первый сумматор, первый и второй элемен" ты И и дешифратор, выходы второго и третьего разрядов которого являются соответственно первьи и вторым выходами преобразователя, о т л и ч а ю щ и й с я тем, что, с целью повышения достоверности преобразования при изменении веса входных импульсов, в преобразователь введены второй сумматор, триггер, элемент И-НЕ, элемент ИСКЛЙЧАЮГЕЕ ИЛИ, первый - пятый блоки задержки, блок сравнения и блок оперативной памяти, адресные входы которого подключены к соответствулцим первьи управляющим входам преобразователя, вторые адресные входы блока постоянной памяти являются вторьии управляющими входами преобразователя, вход синхронизации триггера объединен с первьии входами синхронизации первого - третьего блоков задержки и является первьи тактовым входом преобразователя, входы синхронизации блоков оперативной памяти и сравненияеобъединены с вторыми входами синхронизации первого - третьего блоков задержки и являются вторым тактовым входом преобразователя, первые входы синхронизации четвертого и пятого . блоков задержки и вход синхронизации дешифратора объединены и являются . первьи входом синхронизации преобразователя, вторые входы синхронизации, четвертого и пятого блоков задержки объединены и являются вторым входом синхронизации преобразователя, первые входы первого элемента И и элемента И-НЕ объединены и являются входом пуска преобразователя, второй вход первого элемента И является информационньи входом преобразователя, выход блока оперативной памяти соединен с информационным входом триггера, инверсный выход которого подключен к входу первого слагаемого первого сумматора, выход суммы которого соединен с вторым входом элемента И-НЕ, выход которого подключен к входу первого слагаемого второго сумматора и информационному входу блока оперативной памяти, выход первого элемента И соединен с входом второго слагаемого второго сумматора, выход суммы которого подключен к информационнь 1 м входам третьего и четвертого блоков за.Заказ 2701/56 ТиражВНИИПИ Государственного ко113035, Мо 885 Подписноемитета по изобретениям и открытиям,пр ква, Ж, Раушская наб., д, 4/5 КНТ ССС Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 10 6 148 держки и первому информационному входу блока сравнения, выходы переноса сумматоров соединены с информационными входами одноименных блоков задерж . ки, выходы которых подключены к вхо.дам переноса одноименных сумматоров, выход третьего блока задержки соединен с вторым информационным входом блока сравнения, выход блока постоянной памяти подключен к третьему информационному входу блока сравнения и первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены соответственно с информационным входом пятого блока задержки и первым вхо-, дом второго элемента И, выход которого подключен к входу второго слагаемого первого сумматора, первые вы-. ходы четвертого и пятого блоков .задержки соединены соответственно с первым и вторым информационными вхо- дами дешифратора, вторые выходы чет-. вертого и пятого блоков задержки под ключены к вторым входам соответственно элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второго элемента И.2. Преобразователь по п. 1, о тл и ч а ю щ и й с я тем, что блок сравнения содержит триггер, элементы И, элемент НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого являются первым и вторым информационными входами блока, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента НЕ подкпючены к первому и второму входам первого элемента И, третий вход кото" рого объединен с первым входом второго элемента И и является входом синхронизации блока, второй вход второго элемента И объединен с входом элемента НЕ и является третьим информационным входом блока, выходы первого и второго элементов И соединены соответственно с Я-и К-входами триггера, прямой выход которого является выходом блока.