Устройство для отладки многопроцессорных систем

(5 БРЕТЕ ПИСАН ВИДЕТЕЛЬСТВ ТОР СИО МНО ю аважц 3 аеноюуФж ГОСУДАРСТВЕННЫЙ НОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЦТПРИ ГКНТ СССР(56) Микропроцессоры, системы программирования и отладки./ Под ред,В.А.Юсникова.М.: Энергоиздат, 1985,с. 148.,КЛ.Т 1-1 СЕ зоГгиаге - шц 1 йр 1 е псхгсид 1 еши 1 аог // 1 п 1 е 1 БузуевЭага Сайа 1 оя. Бапа С 1 ага. Тпе 1Согр., 1980, р. 12-54. 4) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ГООЦЕССОРНЫХ СИСТЕМ7) Изобретение относится к вычистельной технике и позволяет восствить реальную последовательностьаимодействия процессоров отлаживаемого устройства после окончания прогона отлаживаемых программ. Цель изобретения - расширение функциональных возможностей за счет фиксации циклов шины межпроцессорной магистрали. Устройство содержит однозарядный блок 1 оперативной памяти, триггер 2, счетчик 3 импульсов, мультиплексор 4, элемент НЕ 13 и блок 5 оперативной памяти. Устройство дополнительно содержит элемент ИЛИ 8, элемент 7 сравнения и счетчик 6 импуль"сов, позволяющие определить момент выполнения каждого цикла шины любого процессора по отношению к моменту прекращения занесения информации в блок трассировки устройства. Цель достигается за счет того, что в каждом цикле шины процессора в трассе запоминается длительность этого цикла в периодах сигнала синхронизации процессора, 2 ил.Изобретение относится к вычисли- .тельной технике и может быть использовано при создании микроЭВМе микро"контроллеров и других устройств наоснове микропроцессоров.Целью изобретения является расши рение функциональных возможностейустройства за счет Фиксации длительености циклов шины межпроцессорьоймагистрали,На Фиг,1 приведена схема устройства для отпадки многопроцессорных систем; на фиг.2 - схема одноразрядногоблока оперативной памяти,Устройство состоит из одноразрядного блока 1 оперативной памяти, триггера 2,.счетчика 3 импульсов, мультиплексора 4, блока 5 оперативной памяти, счетчика 6 импульсов, схемы 7 20сравнения и элемента ИЛИ 8, выходыблока 5 оперативной памяти подключены к двунаправленной информационной,магистрали 9. На Фиг.1 также обозначены вход 10 признака чтения, первая 25группа 11 адресных входов устройства,вход 12 установки режима устройства,элемент НЕ 13, выход 14 запроса прерывания, вторая группа 15 адресныхвходов устройства, шины устройства, 3 пгруппа 16 информационных входов устройства, вход 17 цикла, выход 18 переполнения счетчиков, вход е 9 тактовыйи вход 20 записи устройства.35Устройство работает следующим образом,Цикл отладки. состоит из этапов управления и трассировки., На этапе управления сигнал на входе.12 имеет уровень лог."0", Этот сигнал посту" пает в блок 1.и разрешает запись в блок.1 адреса,.при появлении которого на вторых адресных входах 15 устройства на этапе трассировки прекращается запись информации в блок 5 оперативной памяти. Аналогично. программируется второе устройство для отладки многопроцессорных систем. Затем управляющая ЭВМ запускает вы" полнение программ.в отлаживаемом устройстве и выставляет сигнал уров,ня лог."1" на входе 12 режима уст-. ройства что. означает переход к этапу трассировки. По переходу сигнала на входе 12 режима в состояние лог. ,"1" триггер 2 устанавливается в единичное. состояние и разрешает счет в счетчике.З импульсов На этапе трассировки сигнал нае еевходе 1 7 имеет уро вень л ог . 1 в т ечение времени, пока длится цикл шины первого процессора отлаживаемогое еустр ой ст н а , и уровень логО в течени е остального времени Если циклышины .идут. непрерывно один з а другим ,то на входе 1 7 присутствуют короткиеимпульсы уровня. л о г . О . По положительному перепаду (переходу из низкого уровня.в высокий) ;игнала навходе 17 значение на выходе счетчика 3 импульсов увеличивается на еди"ницу, присутствующий на управляющемвходе мультиплексора 4 сигнал уровня лог".1" разрешает передачу информации,на выходы мультиплексора 4 сего второй. группы информационныхвходов. Код на выходе счетчика 3 импульсов является. адресом занесенияинформации в.,блок 5 оперативной памяти, информация. заносится по отрицательному перепаду. (переходу из высокого уровня в низкий) сигнала навходе 17 с информационной и адресноймагистралей первого процессора отлаживаемого устройства и является трассой выполнения программы этим процессором. Одновременно в блок 5 оперативной памяти заносится информацияс информационных выходов счетчика 6импульсов, который подсчитывает числоимпульсов синхронизации первого.про"цессора отлаживаемого устройства навходе 19, поступившее с момента последней записи в блок 5 оперативнойпамяти, При переполнении счетчика 6импульсов на его выходе переполненияе епоявля ется импульс уровня лог . 1который, пройдя через схему 7 сравнения , поступает на тактовый входсчетчика 3 импульсов и увеличиваетэнач ешьте числа на ег о выходах наединицу, адресуя тем самым следующееслово блока 5 оперативной памяти .Если длительность текущего циклашины превышает два периода появленияимпульсов на выходе переполнениясчетчика 6 импульсов, процесс адресации нового слова блока 5 оперативной памяти повторяется,На этапе трассировки коды с магистрали адреса первого процессора отлаживаемого устройства поступают такжев блок ; и сравниваются с записаннымтам адресом останова; при совпаденииадресов на выходе блока 1 появляетсяимпульс уровня лог,"1", который уста 1446624навливает триггер 2 в нулевое состояние, запрещая счет счетчику 3 импульсов, и через элемент НЕ 13 поступает на выход 14 прерывания устройства. Аналогично работает второе устройство для отладки многопроцессорных систем, Входы прерываний устройств объе" динены по схеме "монтажное ИЛИ", причем нагрузочное сопротивление распо ложено в управляющей ЭВМ, Импульс прерывания, появившийся на выходе 14 прерывания устройства, пройдя через элемент ИЛИ 8 каждого устройства, устанавливает в нулевое состояние в каждом устройстве триггер 2 и запись информации в блок 5 оперативной памяти одновременно прекращается во всех устройствах. Число одновременно работающих устройств для отладки много 20 процессорных систем не ограничено двумя и может быть любым.Реагируя на полученное прерывание, управляющая ЭВМ останавливает выполнение программ процессорами отлаживаемого устройства и переходит к этапу управления. устанавливая на входе режима 12 сигнал уровня лог."О", При этом не выходы мультиплексора 4 поступают коды с его первой группы инфор" З 0 мационных входов, Управляющая ЭВМ, выставляя соответствукшще коды на первых адресных входах, может прочитать трассировочную информацию из блока 5 оперативной памяти. Цикл отладки завершен.Таким образом, зная величину периода импульса синхронизации каждого процессора отлаживаемого устройства и принимая во внимание, что длитель" ность цикла шины процессора всегда кратна целому числу периодов синхросигнала этого процессора, можно указать момент выполнения любого цикла шины по отношению к моменту прекращения записи информации в блок 5 оперативной памяти, Поскольку запись информации в блок 5 оперативной памяти прекращается одновременно во всех устройствах, можно восстановить реальную последовательность выполнения различными процессорами отлаживаемого устройства циклов шины.Возможный вариант реализации блока 1 представлен на Фиг.2В его состав входят мультиплексор 21, выходыкоторого подключены к адресным входам блока 22 оперативной памяти,. выход которого подключен к выходу блока,вход чтения - к входу чтения блока, вход записи " к входу записи блока, а информационный вход - к информационному входу блока, первая группа информационных входов мультиплексора 21 соединена с первыми адресными входами блока, вторая группа информационных входов - с вторыми адресньяи входами блока, а управляющий вход - с управляющим входом блока.Блок 1 работает следующим образом.На этапе управления сигнал на управляющем входе мультиплексора 21 имеет уровень лог."О", разрешая прохождение кодов на выход мультиплексо" ра с его первой группы входов, эти коды являются адресами, по которым управляющая ЭВМ записывает в блок 22 оперативной памяти информацию, сопровождая ее управляющим сигналом по входу.20 записи. В.блок 22 опера" тивной памяти записывается единица по адресу прекращения трассировки и ноль в .по остальным адресам.На этапе трассировки сигнал на управляющем входе мультиплексора 21 принимает уровень лог."1" и на адресные входы блока 22 оперативной памяти поступают коды с вторых адресных входов узла сравнения. При появлении на этих адресных входах адреса, совпадающего с заданным.в качестве условия прекращения трассировки,на выходе блока 22.оперативной памяти появляется сигнал уровня лог."1.". Чтение иэ блока 22 оперативной памяти производится при.налияии сигнала уровня лог,."1" на входе чтения узла сравнения. Формула изобретения Устройство для отладки многопроцессорных систем, содержащее одноразрядный блок оперативной памяти, элемент НЕ, первый триггер, первый счетчик импульсов, мультиплексор и блок оперативной памяти, причем первая группа адресных входов устройства соединена с первой группой адресных вхо дов одноразрядного блока оперативной памяти и с первой группой информационных входов мультиплексора,группа выходов которого соединена с группой адресных входов блока оперативной памяти, информационные выходы блока оперативной памяти через двунаправленную информационную магистраль сае1446624 Составитель Сигало Редактор А,Ворович Техред Л. ОлийныкКорректор В,Гирняк Подписное роизводственно-полиграфическое предприятие, г. Ужг ул. Проектная,5динены с группой информационных входов одноразрядного блока оперативной памяти и с информационными входами- выходами устройства выход одноразФ5 рядного блока оперативной памяти через элемент НЕ соединен с выходом запроса прерывания устройства, информационный вход триггера соединен с шиной единичного потенциала устройст О ва, а выход триггера соединен с входом установки в "О" первого счетчика импульсов, группа информационных выходов которого соединена с второй группой информационных входов мульти плексора, вход установки режима устройства соединен с тактовым входом триггера, с входом обращения одноразрядного блока оперативной памяти и управляющим входом мультиплексора, вход признака чтения устройства соединен с входом чтения блока оперативной памяти, вторая группа адресных входов устройства соединена со второй группой адресных входов одноразрядно го блока оперативной памяти и с первой группой информационных входов блока оперативной памяти, группа ин" формационных входов устройства соединена с второй группой информационных входов блока оперативной памяти, вход признака записи устройства соединен Заказ 6748/53 Тираж 704 ВНИИПИ Государственного комитета по изо 113035, Москва, Ж, Р6с входом записи одноразрядного блока оперативной памяти, о т л и ч а ю - щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет фиксации длительности циклов шины межпроцессорной магистрали, в устройство введены элемент ИЛИ, схема сравнения и второй счетчик импульсов, причем выход одноразрядного блока оперативной памяти и выход элемента НЕ соединены соответственно с прямым и инверсным входами элемента ИЛИ, выход которого соединен с входом установки нуля триггера, вход Гцикла шины устройства соединен с первым входом схемы сравнения и с входом чтения одноразрядного блока оперативной памяти, выход равенства схемы сравнения соединен со счетным входом первого счетчика импульсов, входом записи второго счетчика импульсов и с входом записи блока оперативной памяти, информационные выходы и выход переполнения второго счетчика импульсов соединены соответственно с третьей группой информационных входов блока оперативной памяти и с вторым входом схемы сравнения, синхровход устройства соединен со счетным входом второго счетчика импульсов. ретениям и открытиям при ГК 1 Т СССушская наб., й. 4/5