Устройство прямого доступа к памяти

(51) 406 г" 13/О ИЗОБРЕТЕНИЯ ОП ВТОРСИОМУ СВИДЕТЕЛЬСТВУ(53) 681.325 (088.8) 0нический инстиГикавый,Мельниченко ги ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) 1(обретение относится к цифровой вы ,и с. ь)0) Тс хке и х)ожет бь)ть ис польк.ропр)цсссорных систе)ах упи),.чяба),);(аннь)х для передачи )(; и сгкду периферийными устрой:ам): . ам-)о. )ег)ь изобретения -- по.)ш.(я, )оде(свия. Устройство прямого .(,а к памяти содержит шинный ,:ч ) ,тль адреса 1, двунаправленный шинный формирователь данных 2, шинный формирователь 3 сигналов управления, контроллер ПДП 4, первый двунаправленныйкоммутатор 5, буферный регистр 6, второ( двунаправленный коммутатор 7, однонаправленный коммутатор 8, первый, второй и третий триггеры 9, 10 и 11, первый, второй и трети:". элементы НЕ 12, 13 и 14, элемент И 15, Введение в устройство ПДП трех триггеров 9, О и 11, элементов НЕ 12. 13 и 14, элемента И 15, двух двунаправленных коммутаторов 5 и 7 и однонаправленного коммутатора 8 дало возможность осуществлять передачу информации в режиме ПДП параллельно с работой микропроцессора за счет использования временных интервалов в первом машинном цикле работы мкропроцессора, когда последний после извлечспя кода команды из памяти занимается с декодированием и выполняет внутренние )ерации, в результате чего магистральные в)ины микропроцессорной системы х:огут оыть использов;)нь для сред (1)о)х)ац режиме ПДП 2 ил.Изобретение относится к цифровой вы числительной технике и может быть использовано в микропроцессорных системах управления и обработки данных.Цель изобретения - повышение быстродействия.На фиг. 1 представлена функциональная схема устройства; на фиг. 2 - временная диаграмма работы устройства.Устройство (фиг. 1) содержит шинный формирователь 1 адреса, двунаправленный шинный формирователь 2 данных, шинный формирователь 3 сигналов управления, контроллер прямого доступа к памяти (ПДП) 4, первый двунаправленный коммутатор 5, бу. ферный регистр 6, второй двунаправленный 15 коммутатор 7, однонаправленный коммутатор 8, первый 9, второй 10 и третий 11 триггеры, первый 12, второй 13 и третий 14 эле-, менты НЕ, элемент И 15.Устройство работает следующим обра зом.При инициировании работы микропроцессорной системы контроллер ПДГ 1 4, буферный регистр 6 и триггер 10 сбрасываются сигналом начальной установки. При этом сигнал 0 с прямого выхода триггера 10 25 поступает на вход элемента И 15, в результате чего на входе ПЗХ контроллера ПДП 4 устанавливается сигнал 0, запрещая осуществление режима ПДП.В начале каждого машинного цикла триггер 1 сбрасывается по сигналу синхронизации СИНХР, поступающему через элемент НЕ 12 на вход сброса триггера 11. При этом сигнал 0 с прямого выхода триггера 11 поступает на входы выбора ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, подключая адресные выходы А(0 - 15) микропроцессора и информационные входы-выходы Р( 0 - 7 микропроцессора, а также сигналы управления, формируемые шинным формирователем 3, соответственно к МА, МД и МУ устройства. Этот же сигнал поступает на вход НП двунаправленного коммутатора 7.Одновременно с сигналом СИНХР на ин формационные входы-выходы Р(0 - 7) микропроцессора выдается код слова состояния, пятый разряд Р(5) которого записывается в триггер 9. Если на прямом выходе триггера 9 устанавливается уровень 0, то текущий машинный цикл не является первым машинным циклом, Следовательно, в этом машинном цикле может произойти обмен информацией между микропроцессором и контроллером ПДП 4. Сигнал О с прямого выхода триггера 9 поступает на входы ВМ 5 двунаправленных коммутаторов 5 и 7, коммутируя информационные входы-выходы Р 0 - 7, адресные входы-выходы А.0 - 15) и управляющие входы-выходы ЧТВЫ и ЗПВВ контроллера ПДП 4 соответственно с МД, МА и МУ устройства. Таким образом, если на вход ВУ контроллера ПДП 4 с выхода дешифратора адреса поступает сигнал 0, то осуществляется обмен информацией между микропроцессором и контроллером Г 1 ДП 4. Направлением передачи управляет сигнал приема ПР, подключенный через элемент НЕ 13 к входу НП двунаправленного коммутатора 5.Если на прямом выходе триггера 9 во время действия сигнала СИНХР устанавливается уровень , то текущий машинный цикл является первым и, следовательно, в этом цикле может осуществиться режим ПДП (фиг. 2).Сигнал 1 с прямого выхода триггера 9 поступает на входнЧ двунаправленного коммутатора 5, отключая МД устройства от информационных входов-выходов контроллера ПДП 4. Если внешнее устройство подало сигнал ЗПДП на один из входов ЗПДП(0 - 3)контроллера ПДП 4, которое в ответ на этот сигнал формирует сигнал захвата на выходе ЗХ, то по сигналу СИНХР происходит запись сигнала 1 в триггер 10, Таким образом, на обоих входах элемента И 15 устанавливаются уровни 1, в результате чего на вход Г 1 ЗХ контроллера ПДП 4 поступает сигнал 1 и начинается осугдествление режима ПДП. Вначале на выходе Р. АД контроллера ПДП 4 появляется сигнал на отключение дешифраторов адреса внешних устройств. По спаду сигнала Ф в такте Т 2 контроллер ПДП 4 выдает код младших разрядов адреса на выходы А.О- - 3; старших разрядов адреса - на выходы ,М 1.7). В этот же момент времени на выходе СТ.АД формируется активный сигнал, по которому старшие разряды адреса записываются в буферный регистр 6.По окончании сигнала приема ПР, т.е. после извлечения кода команды и записи его в микропроцессор, сигналс выхода триггера 9 записывается в триггер 11, в результате чего сигнал 1 с прямого выхода триггера 11 поступает на входы ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, отключая адресные выходы АО - 15) и информационные входы-выходы Р(0 - 7 микропроцессора, а также управляющие сигналы, формируемые формирователем 3 сигналов управления соответственно от МА, МД и МУ устройства. Сигнал 1 поступает также на вход ВК 2 буферного регистра 6, в результате чего его выходы подключаются к МА устройства, и на вход НП двунаправленного коммутатора 7, Сигнал О с обратного выхода триггера 11 поступает на вход ВМ однонаправленного коммутатора38, в результате чего сигналы с выходов А(4- -7 и ЧТ У, ЗПЗ 7 контроллера ПДП 4 подключаются ссютветственно к МА и МУ устройства. Этот же сигнал поступает такжена вход сброса триггера 9, в результате чего сигнал О с прямого выхода триггера9 поступает на вход ВМ двунаправленногокоммутатора 7, подключая сигналы с выходов А(0 - 3 и ЧТВВ, ЗПВВ контроллера ПДП 4 соответственно к МА и МУ устройства.По спаду сигнала Ф 1 в такте ТЗ контроллер ПДП 4 вырабатывает сигнал ЧТЗУ или ЧТВВ, по которому на МД устройства выдается информация, извлеченная соответственно из памяти или устройства ввода-вывода. По спаду сигнала Ф 1 в такте Т 4 контроллер ЩП 4 вырабатывает сигнал ЗПВВ или ЗПЗУ, по которому информация, находящаяся на МД устройства, записывается соответственно в устройство ввода-вывода или в память. Адрес ячейки памяти, из которой извлекается или в которую записывается информация, поддерживается на МАустройства.По сигналу СИНХР в следующем машинном цикле на прямом выходе триггера 11устанавливается ровень О, который поступает на входы ВМ шинного формирователя 1 адреса, двунаправленного шинного формирователя 2 данных и шинного формирователя 3 сигналов управления, подключая адресные выходы А С 0 - 15и информационные входы-выходы РО - 7; микропроцессора, а также сигналы управления, формируемые формирователем 3 сигналов управления соответственно к МА, МД и МУ устройства. Этот же сигнал поступает на вход ВК 2 буферного регистра 6, отключая его выходы от МА устройства, и на вход НП двунаправленного коммутатора 7, переключая его направление передачи. Сигнал 1 с обратного выхода триггера 11 поступает на вход ВМ однонаправленного коммутатора 8, отключая адресные выходы А(4 - 7 и выходы ЧТЗУ, ЗПЗ 7 соответственно от МА и МУ устройства. На этом цикл передачи информации в режиме ПДП заканчивается, контроллер ПДП 4 сбрасывает свои адресные и управляющие сигналы, и устройство переходит в исходное состояние. 101520ЗО 35 40 45 Таким образом, данное устройство прямого доступа к памяти осуществляет передачу информации в режиме ПДП параллель 50 но с работой с микропроцессора. Передача информации в режиме ПДП происходит в каждом первом машинном цикле микропроцессора при наличии запроса ПДП со стороны внешних устройств. При этом контрол лер ПДП может бь 1 ть использован для передачи как отдельных байтов информации, так и массивов данных. формула изобретения Устройство прямого досту 1:а к памяти, содержащее шиннный формировате.ь адреса, двунаправленный шинный формирователь данных, шинный формирователь си.палов управления, контроллер прямого досГ иа к памяти и буферный регистр, причем 1)нформационные входы Нинного формирователя адреса являются адресными Входамустройства, а выходы соединены с Вьходами буферного регистра и являются адресными Выходами устройства, первые информационные входы-выходы двунаправленного шинного формирователя данных и информаОииые Входь) шинного фоомирова Геля сГ 1)алов правления являются первыми инфогмациоиными входами-выходами ус.ройства, вторые информационные Входы-Выходы которо).о соединены с ВторьМинформзц 110 ниья)1 входами-Выходами дВунаправлен)101 ) П 11 нноГО формирователя даи:в х, Выход" 11)ого формирователя сигналов у равле.н н:лнются угравляющимн Выходами стр ., "ь. входы запросов иримого доступ,: 1 и;1;:,ти кОт 0900 соедииены с Вхо 1 ам, 3Нрг)сов кои Г- роллер 1. НрямоГО доступа к иа 1 яти, Вьходы подтверждений которо) о н Вл я О тс я Выхода ми подтверждений 1.рямого доступ к,.;)м)1- ти устройства, вь;.Од Г-.)1)б 11 алрсс;.Г)Г роллера и 1)ямого достуисинхрОВходо буфернОГО реГ 1 тр, вь:.)д разрешения записи адреса конг.ол.),р; ир МОГО ДОСТ Иа К 1 НМЯТИ НЭЛХЕ 05:1:; Х),в:, ключения схем Вь 60 р, стпос Г в; 11;) " ы готовности и адрсс 1),)й Выборки ко ор, 0 соединены соответственно с уира )Г.-.к)11 м .;ОДОМ ГОТОВНОСТИ И ВХОДОМ ВЫРОР; КЕ 1 ИОЛ- лера прямого доступа к иамя:1:)г,)иа)1)игее. ся тем, чтО, с целью Г 10 выиген 11) Лс;р) 1 е,1. ствия, в него введеиы три трь.ри, ", р:. элемента 1-1 Е, элемент 1, :;а,1 В напрвлсн 1:х коммутатора и Од 1 гоня 1)ВВле 11 ьНОмм11- тор, причем Вторые форма)1 оииые )х)ды. выходы двунаправленного гиинн 1 0 4)0)11 - рователя данных соед 1 еиы с иервым- формационными Входами-выходам) 1)епв 01;, двунаправленного ко 1 мутат 1)ра. в-с рые формационные входь 1-Выход):; к.)1 ),. е соединены с информац 110 нными вх 1).1)-,;х);11- ми контроллера иря.:оге дост.) .;,. 11 п 1 и информационными ВОдам)".фс 1)1:01) Г,- гистра. входы-Выходы млад;их р).;р)1 н)в адреса контроллера прямого Гост, ив к и а- мяти соедены с ни)1)рмациоии 1)ми Вхо,111- ми-Выходами гервой Группы второ: о двунаправленного коммутатора, форм 11;01; ные Входы. Выходы Вт 01)ОЙ ГРУ 1 ы к 1)т 01)0) соединены с Выхода;1 и инноО 11 ор) 1)овзтеля адреса, управляюцс вхсг 1 -вь хо.)ы запись-чтение и Ввод-Вь)вод контроллера прямого доступа к памяти сое ц)неи 11 с информационными Вхо;1 ямн-вьхОлями 1)етье1434443 т 7 гз 7 ряаи дг)хад гг и Юбках. тригг ра У 5 акая Р 0-7 д)ака 7 чав или Цикл извлеченияага чД)7 7,)и)л /7 с) ) чл). . М,:);))1). ,к ) ) . чс) )п)з з) г)к1с)сс,)С) к ), :,; ,; ).с.; )и,Ст)) и )аф . кскя палик 3 1) К :Р И 1 групы второго двунаправленного коммутатора, информационные входы-выходы четвертой группы которого соединены с выходами шинного формирователя сигналов управления, входы старших разрядов адреса контроллера прямого доступа к памяти соединены с информационными входами первой группы однонаправленного коммутатора, выходы еРВОР 1 ГРУП 11 ы кото 1 ОГО соединены с ыхолами шинного формирователя адреса, уп 10 равляощие выходы запись-чтение памяти контроллера прямого доступа к памяти сое:Ннен 1 с информяциОРными входами Второи гру 1 пы од)11 Иаравленного коммутатора, вы ходы второй группы которого соедине)и с выходами шинного формирователя сигналов 15 у 11 равления. информационный вход первого триггера соединен с входом соответствун)- 11 с,рНЗряда ПЕРВОГО ИНфоряацИОННОГС)ХС)- .1:) " ": ьс"йс)а, хо 1 си)х 1)онпз)ц 1 К 1 рс);О СОЕЛИНЕН С СИНХрОВХОдаМИ ПЕРВОГО н всорого триггеров и входами первого и второго элементов НЕ, выход которого соед: нен с входом сброса третьего триггера, инсрс)ыйыход которого соединен с управЛякнцМ 1)ХдС)Ь ОдНОНаПраВЛЕННОГО КОММУ. ТР)тэ и 1)х;сь сс)роса Гер . 1)111 с 1 с,ход которого соединен с информационным входом третьего триггера, первыми управляющими входами первого и второго двунаправленных коммутаторов и первым входом элемента И, второй вход которого соединен с выходом второго триггера, зход синхронизации приема устройства соединен с входом второго элемента НЕ, выход которого соединен с вторым управляющим входсс)ь) нсрО 1 О,)ь)И 11) 1 снного кс 1Нто - ра и синхровходом третьего триггера, пряьссй выход которого соединен с управляющимихолами )пинного формирователя ад- РЕС 1, .,ИУ 111 Ра),1 СН 1 О: 1 НИН 1 ) С) сЧИРОБНС, ) Я,СР ННЬХ И НИ Н)ГО 0 ФОРМ Р (Ь) 3 1 ТС и СИ- нало управления, вторым упраля, 1 г входом в)х)рсго дунаравлен)11; О к,.,ь ) Н)О ра иходс)м ра.)ренеия счигыван; сзь ферного регистра, такт ый вхс, ус г 1)с)Р)стна сослине 1 через третий элемент 11 Е синхровходом контроллера 1)рямого достхпа к па. мяти, выход подтверждения захвата которого соединен с информационным входоь второго триггера, выход элемента И соединен с входом запроса захвата контроллера прямого доступа к памяти.