Устройство для сопряжения микропроцессора с м периферийными блоками

(19) (Щ ц 4 б 06 Г 13 00 ЕТЕНИЯ ТЕПЬСТВ ОПРЯЖЕНИЯ ПЕРИФЕРИЛ ийны- ыше- аще- одерГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ К АВТОРСКОМУ СВ(71) Винницкий политехнический инсти(54) УСТРОЛСТВО ДЛЯ СМИКРОПРОЦЕССОРА С МНЫМИ БЛОКАМИ(57) Изобретение относится к автомат вычислительной технике и может быт пользовано для связи между перифер ми устройствами в микропроцессорной теме. Целью изобретения является пов ние быстродействия устройства и сокр ние аппаратурных затрат. Устройство с жит два коммутатора, блок управления гер, два элемента НЕ. 3 ил.Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи между периферийными устройствами в микропроцессорной системе,Цель изобретения - повышение быстродействия устройства и сокращение аппаратурных затрат.На фиг. 1 представлена структурная схема устройства; на фиг. 2 - временная диаграмма работы устройства; на фиг. 3 - конкретный пример решения блока управления и группы периферийных блоков.Устройство содержит (фиг. 1) коммутатор 1, адресный вход 2, адресную шину 3, коммутатор 4, информационный вход-выход 5, общую шину 6 данных, элементы НЕ 7 и 8, триггер 9, блок 10 управления, источник 11 информации, приемник 12 информации внутри одного из М периферийных блоков 13 в состав каждого из которых входит элемент И 14.Блок 10 управления содержит элемент И 15, элемент ИЛИ 16 и элемент 17 задержки, выполненный на диоде 18 и конденсаторе 19. Источник 11 информации состоит из элемента И 20, элемента задержки, выполненного на диоде 2 1, конденсаторе 22 и элементе И 23 периферийного узла 24, имеющего информационные выходы и вход сигнала готовности, а также вход запуска триггеров 25 регистра, шинных формирователей 26, триггера 27 готовности, триггера 28, элемента И 29, элемента ИЛИ 30. Число триггеров 25 регистра и шинных формирователей .26 определяется разрядностью информационной посылки узла 24 и в данном примере равно 8. Устройство-приемник информации состоит из триггеров 31 регистра, элемента И 32, элемента задержки, выполненного на элементе И 33, диоде 34 и конденсаторе 35, элемента ИЛИ 36, триггера 37 готовности с входом внутренней готовности,Команды микропроцессора выполняются по машинным циклам, продолжительность которых составляет 3 - 5 периодов тактового питания, отсчитываемых по нарастающим фронтам сигнала Ф 1. Первый машинный цикл (М 1) является всегда циклом выборки кода команды и состоит из 4 или 5 тактов. Три последующих машинных цикла (М 2, МЗ и М 4) выполняются всегда за три такта, а пятый машинный цикл - за-три или пять тактов.Для микропроцессора типа КР 580 ИК 80 А существует десять различных типов машинных циклов:1. Извлечение кода команды (М), 2. Чтение данных из памяти.3. Запись данных в память.4. Извлечение из стека.5. Запись данных в стек.6. Ввод данных из внешнего устройства.7. Запись данных во внешнее устройство. 5 10 15 20 25 30 35 40 45 50 55 8. Цикл обслуживания прерывания.9. Останов10. Обслуживание прерывания при работе микропроцессора в режиме останова.Рассмотрим работу микропроцессора при выполнении машинных циклов, связанных с приемом информации в микропроцессор. Из приведенных машинных циклов к ним относятся 1, 2, 4, 6, 8, 10.В такте Т по нарастающему фронту сигнала Ф 2 формируется сигнал синхронизации СИНХР, сообщающий о начале машинного цикла (фиг. 2). По нарастающему фронту сигнала Ф 2 в такте Т 2 сигнал синхронизации СИНХР сбрасывается. Одновременно с сигналом синхронизации СИНХР на шину данных 0(0 - 7 выдается код слова состояния, определяющий действия микропроцессора в текущем машинном цикле. По нарастающему фронту сигнала Ф 2 в такте Т 1 на адресной шине А(О - 15 устанавливается адрес устройства, к которому происходит обращение в текущем машинном цикле. Адресные сигналы удерживаются до нарастающего фронта сигнала Ф 2 в такте, следующем за тактом ТЗ, По нарастающему фронту сигнала Ф 2 такта Т 2 микропроцессор вырабатывает сигнал приема ПР. Если к моменту появления отоицательного фронта сигнала Ф 2 в такте Т 2 на входе готовности микропроцессора находится нулевой уровень потенциала, то микропроцессор пс фронту сигнала Ф 1 следующего такта переходит в режим ожидания, Время ожидания выражается целым числом тактов и может длиться бесконечно долго. На каждом такте в этом режиме при отрицательном фронте Ф 2 проверяется состояние сигнала готовности. При появлении положительного сигнала на входе готовности микропроцессор переходит к такту ТЗ. В также,ГЗ в момент отрицательного фронта сигнала Ф 1 производится запись данных в микропроцессор, По нарастающему фронту сигнала Ф 2 в такте ТЗ сбрасывается сигнал приема ПР. Такты Т 4 и Т 5 используются только в первом машинном цикле для дешифрации кода команды.Устройство работает следующим образом.По нарастающему фронту сигнала синхронизации СИНХР сигнал О с выхода элемента НЕ 8 поступает на нулевой вход триггера 9, в результате чего с единичного выхода триггера 9 на вход элемента И 15 и элемента 17 задержки блока 10 управления поступает сигнал О а с нулевого выхода триггера 9 сигнал 1 поступает на вход элемента ИЛИ 16 блока 10 управления. Таким образом, запрещается формирование сигналов строба источников информации СТР И, строба приемников информации СТР П и сигнала определения группы старшего приоритета ОГСП. По отрицательномуфронту сигнала приема ПР с выхода элемента НЕ 7 сигнал 1 поступает на синхровход триггера 9, в результате чего сигнал 1 с выхода триггера 9 поступает на управляющие входы коммутаторов 1 и 4, что приводит к их отключению, Спустя время задержки формируемый диодом 18 и конденсатором 19 блока 10 управления выдается сигнал ОГСП, имеющий уровень 1, который поступает на входы элементов И 14. Сигнал 1 с единичного выхода триггера 9 поступает на вход элемента И 15, разрешая прохождение сигналов Ф 1. Сигнал О с нулевого выхода триггера 9 поступает на вход элемента ИЛИ 16, разрешая прохождение сигналов Ф 2. Таким образом, на выходах элемента И 15 и элемента ИЛИ 16 формируются соответственно сигналы СТР П и СТР И. По нарастающему фронту следующего сигнала синхронизации СИНХР произойдет сброс триггера 9, в результате чего происходит включение коммутаторов 1 и 4, прекращается формирование сигналов СТР И и СТР П и снимается сигнал ОГСП.Группа1 периферийных блоков 13, выход элемента И 14 которой подключен к шине А 1, обладает самым старшим приоритетом. Приоритетность остальных групп убывает по мере роста их номера. Выходы элементов И 14 каждой группы соединены с входами элементов И 14 последующих групп через одну из адресных шин, разрядность которой соответствует уровню приоритетности данной группы внешних устройств.Из фиг. 3 видно, что по сигналу ОГСП сработали бы элементы И 14 в тех группах, в которых к данному моменту времени появился сигнал ГТ 1 как источников, так и сигнал ГТ 2 приемников информации. Но из всех этих групп разрешающий отрицательный потенциал появится только на выходе элемента И 14 в группе с самым старшим приоритетом. Если в самом общем случае в указанный момент времени будут готовы передать и принять информацию внутри группы все 16 групп, то только на выходе элемента И 14 группы1 появится отрицательный потенциал совпадения, который закроет все оставшиеся пятнадцать элементов И 14, а также поступит на соответствующие входы источника 12 и приемника 13 информации В группе1. Поэтому только в этой группе информация и;) регистра источника 11 информации будет выставлена по сигналу СТР И на шину 6 данных и по сигналу СТР П записана в регистр приемника 12 информации.Передача и прием информации внутри группы периферийных блоков происходит следующим образом.Условимся, например, что в рассматриваемый момент времени источники и приемники информации в группах 13 с1 и 2, имею 10 15 20 25 30 35 40 45 50 55 шими более высок).й приоритет, им )руина Л. 3. це готовы к передаче-пгигсм информ,)- 111 ВНУТРИ ЭТ 1 Х ГРМИИ.В первый мох;ецт Брсмсии и 1)слс Бклк)- чец и)1 пита)1 ия и и 001 е приход 1 си Сии,1; сорО са С БР устройства , фи. 3) ирои.ОДИ 1 х стацОВка тпиггсров 2, 28 и, 3) 1) 1.х 0.1 дс .0- стояние. При эгом на нулевом Б 1:,хс).сс григ- гера 27 появляется низгии 1 уро) и (неготовностьь источника информ Б):и.1), Ни сд 1- ничном выходе триггер 1 28 ис)5)вл 51 т 51 БыСОКИй урОВЕНЬ, ИО КСГГОрОМу:ИИИ)цс фарМИ- рователи 26 будет Выключены. На единичном Выходе т 1)и ГГВ 1)а 3; 1 и)5; и тяст 51 Низки и у 1)0- вень 1 неготопцость )Ис) 1.:и инфор )иции . ОдНОВрЕМЕННО С СТЕН)БКС)1 ТрИГГСрОБ 27 И 28 сигналом с Бь.х 1 В:лта 11 ЛИ 30;".- исхоит заи ск уьЧерез Бремя, 1)сви.; 1:1 х.1; ",и,рпзоца- ниЯ узла 24. на ВГ. Бьх 0.1 е Гсс, Кости 05)и ЛЯЕТСЯ ИХ НУльс, О К 010 рс)1 Х 1 ИиИ3: несение НР)формацииз узл; . : з .". и" ры дг20 рег 11 стра,;. Н)улВО Вь.,Од, 1: и)1 27 п 05:Бл 5)01 ся Высоки урове.:,ь си - ;., 1. Условимся,:то к этс)х . мс)хсцт,; еми иияВлястся и сиГ)Бл Бц "1)сцисй 1 О.Биост: ГТ 2 к приему ицфоэма 1)и Б приемник ицфор. мации. Тем самим иа,дгп)и и;оВыходе триггера 3, иоявляст, Б:)ы,окий .:, )Бень. С Б; - Весны;:и 1 ии ,1, 4) .14 также иост):)Б 11)Г си: ьа.)ь: Бь;1)ких барс)Б- ней из-за нег 010 В)гости Грмии х: . ).С ирихолом Б:с:ого,ро.:и: "и а О с П и 1)Оисходи) сиР),ии 1:. , . 1.: хс)-С 1) 1 СМ) 1СБ 11) О. и 1с-) .) и на Быходс эл.",.с.гг;1ГОЯВЛЯЕТС 5 11 ИЗКИ. ";БСЬЬ. 1 .0 1,)И 11, ".1 - ному фронту сиги;-.ла Ф 2 Гиияетсн о)и 1 и. тельный ими,)ьс 1 1 Р 11 )пигромна Выходе 3;1 с,) ита Р 1 ; и 5)ьляе 1 ся Бь соки и м рОВс нь, так к)1 к 111 0;) .)х .1 ы хо тих элемента И 29 ирис,тствуютц)кис мроигии 110 Г 1 ерсднсму фроит сР 1 Гна,".". с Быхо;.1 элеменга И 29 на ьыходе тр)ггера 28 иоявл)етс я н и 3 к и й у р 0 Б с и ь и 0 к 0 т 0 1 и х х и и Р и с х О д и т включение шинных формировзтелс 1 26 и информация из три)ггсрои 25 рег.стра буде Б 11- ставлена 1:а иРиы даиных 6 )строй) ГБВ.ПО Гсрсдцсму фрс)цГу сигнала Р 1 )1 Бь 1- ходе элемсита 15 НОЯБл.с Гся БысОкии мровень сигнала С Р 1. НО исрсдисмх фр)1 в ту которого на Выход э.)ементс) И 32 и чиляется ВысОки Й у:1)Бсць и и чфО;,.м:1 сия с и 1- ны данньгх устройс)В иере)исываст,я Б три - геры 31 рс 1 истра. 1 с рсз Бремя задсржк 1 определен 10 с цара)1 трхи алекси Г; з;. 1 ржки, Выиос)ценноОа элементе И 335, ди.)дс 34 и коцдецсаторс 35), ироисход 1 ГГ сброс три Г- ера 37 В ихо;1 цос со : Оя Бис си; 1:.10); с Быхола эдеме:)та 1 ЬИ 36.ПО передисму 11)рс 1 цту сиГас 1 а СТР 11 цавыходс элсмец 11 ) и 05)Б,1 я 151 1,1 сокий розеиь, а ис, Бь 1 х, ," .Б,1 мс.т.: и)декки, 1434442выполненного на элементе И 23, диоде 21 и конденсаторе 22, через, соответствующее время задсржки - отрицательный импульс, по которому происходит сброс триггеров 27 и 28 в исходное состояние (аналогичное действию сигнала сброса СБР). При этом происходит и повторный запуск узла 24. Время задержки элемента задержки источника 11 информации выбирается большим, чем время задержки приемника 12 информации. Тем самым информация с шины 6 данных убирается (отключением шинных формирователей 26 по сбросу триггера 28) после того, как она принимается в триггеры 31 регистра приемника информации.Указанные операции для передачи-приема информации повторяются в последующих машинных циклах, связанных с приемом информации в микропроцессор. При этом в первом машинном цикле микропроцессора формируется по два или по три сигнала СТР И и СТР П в зависимости от того, состоит ли первый машинный цикл из 4 или 5 тактов. Таким образом, в случае обоюдной готовности источника информации к передаче, а приемника информации к приему информации в первом машинном цикле передается два или три байта информации в зависимости от длины первого машинного цикла.Таким образом, в отличие от прототипа данное устройство позволяет осуществлять параллельную работу микропроцессора и передачу информации от источника к приемнику внутри одной из групп внешних устройств не только в первом машинном цикле микропроцессора, но и в каждом машинном цикле, связанном с приемом информации в микпропроцессор. При этом в первом машинном цикле может быть передано два или три байта информации в зависимости от того, состоит ли первый машинный цикл из 4 или 5 тактов. Тем самым повышается быстродействие устройства.Фор,чила изобретения Устройство для сопряжения микропроцессора с М периферийными блоками, содержащее два коммутатора, триггер, блок управления, состоящий из элемента И и элемента задержки, причем группа информационных входов первого коммутатора обоазует группу входов устройства для подключения к группе адресных выходов микропроцессора, первая группа информационных входов-выходов второго коммутатора образует5 10 15 20 25 ЗО 35 40 45 50 группу входов-выходов устройства для подключения к группе информ ационных входов-выходов микропроцессора, первый вход элемента И блока управления является входом устройства для подключения к первому тактовому выходу микропроцессора, выход элемента И блока управления является выходом устройства для подключения к первому и второму стробирующим входам М периферийных блоковвторая группа информационных входов-выходов второго коммутатора образует группу входов-выходов устройства для подключения к группам информационных выходов и группам информационных входов М периферийных блоков, группа информационных выходов первого коммутатора образует группу выходов устройства для подключения, к младшим разрядам групп адресных входов 1 периферийных блоков (1=2, М), выход элемента задержки блока управления является выходом устройства для подключения к разрешающим входам М периферийных блоков, при этом единичный выход триггера соединен с управляющими входами первого, второго коммутаторов, с вторым входом элемента И блока управления и с входом элемента задержки блока управленияотличающееся тем, что, с целью повышения быстродействия и сокращения аппаратурных зат 1 эат, в устройство введены два элемента НЕ, а в блок управления введен элемент ИЛИ, причем первый вход элемента ИЛИ блока управления является входом устройства для подключения к второму тактовому выходу микропроцессора, выход элемента ИЛИ блока управления является выходом устройства для подключения к третьим стробирующим входам М периферийных блоков, входы первого и второго элементов НЕ являются входами устройства для подключения соответственно к выходу приема и к синхровыходу микропроцессора, при этом выходы первого, второго элементов НЕ соединены соответственно с синхровходом и нулевым входом триггера, нулевой выход которого соединен с вторым входом элемента ИЛИ блока управления, причем информационный вход трипера подключен к шине единичного потенциала устройства, выход готовности 1-го периферийного блока (; = 1, М - 1) соединен с соответствующим старшим разрядом группы адресных входов;-го периферийного блока (1=2, М), первый и второй установочные входы М периферийнь.х блоков подключены к установочному выходу ми кропроцессора.