Многоканальное устройство для распределения заданий процессорам

(19) 111) 1)4 Г 9 САНИЕ ИЗОБРЕТЕНИ ТЕЛЬСТВУ К АВТОРСКОМУ 6 льство СССР 9/46, 1985. ство СССР 9/46, 1983.(54) РАСП МНЕДЕЛЕИз лител поль тель зада изоб 1 б 1 б 17 иг. ОСУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) Авторское свидеВ,1278848, кл. С 06Авторское свидетел9 1124309, кл. С 06 ОГОКАНАЛЬНОЕ УСТРОЙСТИО ДЛЯНИЯ ЗАДАНИЙ ПРОЦЕССОРАМобретение относится к вычис ьной технике и может быть исовано в многомашинных вычисли ых системах для распределения ий между процессорами. Цель етения - расширение области применения устроиства за счет перераспределения заданий между процессорами. Многоканальное устройстводля распределения заданий процессорам содержит К каналов, в каждый изкоторых входят регистры 1 и 2, группы элементов И 3 и 4, узлы арбитража 4 и 5, триггеры 7,8 и 9, Формирователь импульса 10, элементы И 11,12 и 13, элемент развязки 14. В случае нормальной работы процессора за"дание, поступившее на вход 32 канала, распределяется в процессор своего канала. Если же процессор вышелиз строя, то задание через группуэлементов И 4 по магистрали 15 распределяется в исправный процессорустройства. 2 ил.15 Изобретение относится к вычислительной технике, в частности к устройствам распределения заданий между процессорами, и может быть использовано в многомашинных вычислительных системах для распределения нагрузки между процессорами .(ЭВИ),Цель изобретения - расширениеобласти применения устройства за 1 Осчет возможности дерераспределения.заданий между процессорами.На фиг.1 представлена структурная схема одного канала устройства;на фиг.2 - схема узла арбитража.Устройство (фиг1) содержит регистры 1,2, группы элементов И 3,4,узлы 5,6 арбитража, триггеры 7-9,формирователь 10 импульса, элементыИ 11-13, элемент 14 развязки, общую 20магистраль 15, общие линии 16,17сопровождения, вход 18 запроса, первый и второй управляющие входы 19,20, сигнальные выходы 21,22 канала,кодовый выход 23, вход 24 начальной 25установки, первый узел 5 арбитражаимеет входы 25 разрешения работы,блокировки 26 и выход 27, второйузел 6 арбитража имеет вход 28 блокировки и выход 29, триггер 7 имеет 30входы установки 30, 31, в устройстве имеется вход 32 кода запроса.Узел 5 (6) арбитража (фиг.2) содержит счетчик 33, дешифратор 34, эле"мент И 35, ИЛИ 36, вход 37 синхронизации (фиг,2).Работа устройства заключается вследующем.Для начальной установки подаетсясигнал на вход 24, в триггеры 8, 9записываются "0", а счетчик 33 узла5 устанавливается в нулевое состояние, При состоянии "О" триггера 9счетчик 33 узла 6 устанавливаетсяв нулевое состояние, при этом егосчетный режим блокируется.Запрос от К-го источника запросов(абонента) заносится в регистр 1 свхода 32 по .сигналу на входе 18.Если К-й процессор, закрепленныйдля обслуживания запросов от К-го э 0абонента, исправен, о чем свидетельствует состояние триггера "1" триггера 7, то через элементИ 11 подается сигнал на вход 21 прерыванияК-го процессора. Вектор прерывания 55(код запроса) процессор считываетс регистра 1 через группу элементовИ 3 ло сигналу с входа 19. Если К-й процессор неисправен, о чем свидетельствует состояние Отриггера 7, то по сигналу на входе 18 через элемент И 12 производится запись "1" в триггер 8. Единичное состояние триггера 8 К-го канала соответствует запросу от К-го канала устройства (от К-го абонента) на захват магистрали 15, При состоянии "1" триггера 8 на вход 25 узла 5 арбитража подается "1", разрешающая захват общей магистрали 15 К-м каналом при Е-м состоянии счетчика 33 К-го канала. Счетчики 33 всех каналов начинают счет с одинакового состояния (нулевого), изменение состояний счетчиков 33 производится с одной частотой на входах 37, поэтому сигналы на выходах узлов арбитража различных каналов формируются в разные моменты времени, так как к входу элемента И 35 К-го канала подключается К-й выход дешифратора 34. При появлении "1" на К-м выходе дешифратора 34 при состоянии "1" триггера 8 на выходе элемента И 35 К-го канала вырабатывается сигнал, подаваемый на выход 27, причем длительность. этого сигнала равна длительности синхросигнала на входе 37. По сигналу на выходе 27 узла 5 код запроса (вектор прерывания), занесенный в регистр 1, через группу элементов И 4 (магистральные усилители) выдается на общую магистраль 15. Код запроса, передаваемый через общую магистраль 15, сопровождается сигналом, формируемым формирователем 10 и выдаваемым на общую линию 6. По заднему. фронту сигнала на выходе 27 узла 5 арбитража триггер 8 устанавливается в состояние "О" (выход 27 узла 5 подключен к С-входу триггера 8, на 0-вход которого постоянно подается "О"). По сигналу сопровождения на общей линии 16 во всех каналах в триггер 9 заносятся "О", работа счетчиков 33 узлов 5 арбитража блокируется (подается сигнал на вход установки), а работа счетчиков 33 узлов 6 арбитража разрешается (снимается сигнал установки счетчиков 33). Узлы .6 предназначены для исключения распределения запросов, передаваемых через общую магистраль 15, в несколько процессоров.Все счетчики 33 узлов 6 арбитража начинают счет с одинакового сос5 10 50 55 тояния ("О"), а наращивание их содержимого производится с одинаковойчастотой с входа 37, Загрузка запроса в К-й процессор разрешается приего исправности ("1" в триггере 7)и К-м состоянии счетчика 33 узла 6,при этом на выходе 29 узла 6 формируется сигнал (для Е-го канала квходу элемента И 35 подключен К-йвыход дешифратора 34), если К-й процессор исправен ("1" в триггере 7),то на выходе элемента И 13 формируется сигнал 22 прерывания К-го процессора, вектор прерывания с регистра 2 по сигналу 20. В регистр 2 вектор прерывания занесен с общей магистрали 15 по сигналу сопровождения на линии 16. Сигнал с выходаэлемента И 13 через элемент 14 развязки выдается на общую линию 17,в триггеры 9 всех каналов записываются "О". При состоянии "О" триггеров 9 разрешается счетный режимсчетчиков 33 узлов 5 арбитража, асчетный режим счетчиков 33 узлов 6арбитража блокируется (производится их установка в исходное состояние). При этом начинается распределение очередного запроса через общую магистраль в случае требованийот источников запросов, подключенныхк неисправным процессорам. Формула изобретения Многоканальное устройство для распределения заданий процессорам, содержащее К каналов, каждый из которых содержит первый и второй регистры, первую и вторую группы элементов И, с первого по третий элементы И, причем информационный вход канала соединен с информационным входом первого регистра, соответствующего канала, выход которого соединен с первыми входами элементов И первой и второй групп, выходы элементов И первой группы М-го канала (М=1,К) соединены с информационными выходами канала для подключения к входам М-го процессора, вход запроса М-го канала устройства соединен с первыми входами первого и второго элементов И М-го канала, о т л и - ч а ю щ е е с я тем, что, с целью расширения области применения за счет возможности перераспределения заданий между процессорами, каждый 15 20 25 30 35 40 45 канал дополнительно содержит первыйи второй узлы арбитража, элементразвязки, с первого по третий триггеры и формирователь импульса, вкаждом канале вход формирователя импульса соединен с вторыми входамиэлементов И второй группы, с выходомпервого узла арбитража и с синхровходом первого триггера, вход установки в "О" которого соединен с входом установки вО" второго триггера,с первым входом блокировки первогоузла арбитража и с входом начальнойустановки соответствующего каналаустройства, вход запроса которогосоединен с входом записи первого регистра входы установки в "1" и в "О"третьего триггера соединены соответственно с входами признака исправности и признака неисправности процессора соответствующего канала устройства, в каждом канале прямой выход третьего триггера соединен с вторым входом первого и первым входомтретьего элементов И, второй входтретьего элемента И соединен с выходом второго узла арбитража, первыйвход блокировки которого соединен свторым входом блокировки первого узла арбитража, третьим входом третье- .го элемента И и с выходом второготриггера, выход третьего элемента ИМ-го канала соединен с входом элемента развязки и первым сигнальнымвыходом М-го канала для подключенияк первому входу прерывания М-го процессора, выход первого элемента ИМ-го канала соединен с вторым сигнальным выходом М-го канала для подключения к второму входу прерыванияМ-го процессора, инверсный выходтретьего триггера соединен с вторымвходом второго элемента И, выходкоторого соединен с входом установки в "1" первого триггера, выход которого соединен с входом разрешения работы первого узла арбитража,информационные входы первого и второго триггеров соединены соответственно с шинами логического нуля иединицы устройства, первый и второйвходы чтения М-го канала устройствасоединены соответственно с вторымивходами элементов И первой группыи с входом чтения второго регистра,выходы которого поразрядно объединены с информационными выходами М-гоканала по схеме МОНТАЖНОЕ ИЛИ, выхо42/368 2 ФГГ Составитель А.Афанась Редак О.Спесивых хред Л,Сердюкова Корректор М.Иароши акаэ 4853/4 Тираж 70 Подписнотета СССР ВНИИПИ Гос по делам 113035, Москварственного ко зобретений и о Ж, Раушска крыт ийнаб д. 4/5 эводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная 5ды элементов И второй группы всех каналов поразрядно объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с информационными входами вторых регистров, выходы элементов развязки всех каналов объединены через МОНТАЖНОЕ ИЛИ и соединены с входами установки в "1" вторых триггеров, выходы формирователей импульсов всех каналов объединены через МОНТАЖНОЕ ИЛИ и соединены с синхровходами вторых триггеров и входами записи вторых регистров всех каналов устройства, причем узел арбитража содержит счетчик, дешифратор, элемент ИЛИ и элемент И, выход которого соединен с выходом узла арбитража, первый и второй входы блокировки которого соединены соответственно с входом установки в "О" счетчика и первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с первым выходом дешифратора и с синхровходом счетчика, счетный вход и выход которого соединены соответственно с синхровходом узла арбитража и с входом дешифратора, второй выход которого соединен с первым входом элемента И, второй вход кото В рого соединен с входом разрешенияработы узла арбитража.