Арифметическое устройство по модулю

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК ю 14 4 С 06 ИЕ ЕТЕНИ ВИДЕТЕПЬСТ ВТОРСНОМ У в и/72, 1985. 0бласти СТРОЙ ится к л. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(57) Изобретение отно вычислительнои техники и может бытьиспользовано при построении быстродействующих многоразрядных вычислительных устройств в позиционно-остаточной системе счисления. Цельюизобретения является повышение быстродействия. В арифметическое уст.ройство по модулю, содержащее квадратор 5, промежуточные регистры 6-9,коммутаторы 10,11,18, дешифраторы12,13 и модульный сумматор 14, введены сумматор 3 кодов системы остаточных классов, вычитатель 4 кодов системы остаточных классов, коммутатор19 и квадратор 20 с соответствующимисвязями, 2 иИзобретение относится к вычислительной технике и может быть использовано при построении быстродействующих многоразрядных вычислительных устройств в позиционно-остаточной сис,теме счисления.Целью изобретения является повышеЙие быстродействия.а Фиг.1 представлена схема ариф етического устройства по модулюф ра Фиг.2 - временная диаграмма выполнения операции умножения.Арифметическое устройство по моду 1 ю (Фиг.1) содержит входы первого 1 15второго 2 операндов устройства, сумматор 3 кодов системы остаточных класов, вычитатель 4 кодов системы оста- очных классов, первый квадратор 5,первого по четвертый промежуточные Регистры 6-9, первый коммутатор 10, Второй коммутатор 11, первый дешифратор 12, второй дешифратор 13, модульный сумматор 14, вход 15 переноса устройства, выход 16 переноса устрой ства, выход 17 результата устройства, третий коммутатор 18, четвертый комму,атор 19, второй квадратор 20, с первого по десятый тактовые входы 21-30 устройства. 301 одульный сумматор 14 конструктивно аналогичен модульному сумматору, использованному в известном устройстве,из которого, с целью упрощения,исключен выходной РегистР с соответствующим управлением и работает идентичЙо.Каждый из Регистров 6-9 состоит иэподрегистров по соответствующим Основаниям системы остаточных классов.Квадраторы 5 и 20 аналогичны квадратору известного устройства, представляют собой одновходовую таблицу и могут быть выполнены как блоки постоянной памяти.Коммутаторы 10, 11, 18 и 19, сумматор 3, вычитатель 4, дешифраторы 12 и 13 реализованы идентично аналогичным узлам известного устройства.50В основу работы арифметического устройства.по модулю положено представление каждого операнда а и Ь У Ь; в коде системы остаточных классов (СОК) по совокупности из и основа ний Р таких, что 2о, О = ПР1Ф где Ч - модуль арифметического устройства;(ф 1 ф 2 ююфан)ь ь3 д),вэ Ф 1 Ф (1) где М,- наименьшие неотрицательные вычеты чисел а; и Ь; по основаниям РСтруктура устройства выбрана иэ учета того, что предложенное устройство может быть использовано в качестве разрядного процессора в многоразрядном Ч-вычислительном устройстве. По этой причине предложенное устройство при выполнении операций сложение-вычитание формирует переносв старший Ч-й разряд и учитывает сигнал переноса т;, из младшего Ч-го разряда, а при выполнении операции умножения Формирует младший (с весом Ч) и старший (с весом Ч ) разряды произведения.Операция сложения выполняется по правилу работы полного Ч-го сум- матора а, +Ь, +Г;,Операция умножения в предлагаемомустройстве выполняется по Формуле- а,+ Ь ) (а;- Ь 1 )а, Ь, -4 4(4)Для вычисления произведения введем обозначения (при д = О)С=а, +Ь;, с 1=а,-Ь;,С 2/4 = с, Ч + соЧ й 2/4= с 1, Ч + 1 о а Ь = (с,. + а,) Ч + (с, + д,) Ч,(6) где С й, и С д, - старшие и младшие разряды, формируемые на выходах первого и второго кнадраторов 5 и 20.Анализ выражения С,+ с, показывает, что его величина вс гда ( Ч, т.е. если а; + Ъ, +;(Ч если а; + Ь;+1;,Ч(2) где ). - номер Ч-го разряда, в котором используется предлагаемое устройство. Операция вычитания выполняется как операция сложения прямого кода положительного операнда и дополнительного кода отрицательного операнда.Алгоритм Формирования дополнитель- ного кода, Х, операнда Х имеет вид Ч - /(Х;)/,если= 0Ч - 1 - /(Х )/, еслиО, 14256при его вычислении переноса не возникает, более того всегда С, + с 1О,Это означает, что это выражение может быть вычислено на вычитателе 4 в5виде С, - Й При вычислении же выражения С + Й возможно возникновение сигнала переноса (заема) в старший с 1-й разряд, поэтому его целесообразно вычислять на модульном сумматоре 14.Арифметическое устройство по модулю работает следующим образом.Сложение (а + Ь) выполняется заодин такт, в течение которого поступают тактовые сигналы на входы 23и 28 устройства, На входы 1 и 2 устройства перед началом операции подаются операнды а; и Ь , на вход 15устройства поступает перенос, По вхо оду 26 устройства производится предварительная установка модульного сумматора 14. Коммутаторы 10 и 11 пропускают через свои вторые информационные входы на выход операнда а; и Ь 25которые, пройдя дешифраторы 12 и 13,поступают на соответствующие информационные входы модульного сумматора 14,который формирует согласно (2) значения суммы и переноса, поступающие навыходы 17 и 16 устройства соответственно.Вычитание (а - Ь) может быть выполнено двумя способами. При первом1способе считаем, что операнд Ь поф 35ступает на вход 2 в дополнительном (обратном) коде, Тогда операциявычитания полностью аналогична операции сложения,При втором способе сначала произ Оводится формирование дополнительногокода второго операнда Ъ;, а затемвыполняется операция сложения. Формирование дополнительного кода производится в течение одного такта, в котором подаются сигналы на входы 23 и 25устройства.На вход 2 устройства перед началом операции подается Ь;, навход 26 - установочный сигнал. Послеполучения в модульном сумматоре 14 до.полнительного кода Ъ , производитсясложение а с дополнительным кодом Ь,так как это было описано выше.Умножение (а х Ь) выполняется в соответствии с временной диаграммой(фиг.2)еред началом умножения нат55входах 1 и 2 устройства устанавливаются операнды а; и Ь , производитсяначальная установка модульного сум 66матора 14 сигнала с входа 26 устройства. В первом такте подаются тактовые сигналы на входы 29 и 21. Коммутаторы 16 и 19 пропускают значения а; и Ь на входы сумматора 3 и вычитателя 4, с входов которых сумма и разность соответственно поступают на входы квадраторов 5 и 20, с выходов которых в регистры 6-9 заносятся соответственно величины С, Со, с 1, и с 1 И - дополнительный код величины Й,).Во втором такте подаются тактовые сигналы на входы 30 и 22 устройства, Содержимое регистров 6 (С) и 8 (Л,) через вторые информационные входы коммутаторов 18 и 19 соответственно поступает на входы вычитателя 4, вычисляющего С - й,. Одновременно содержимое регистров 7(СО) и 9 (д ) поступает через коммутаторы 10 и 11 соответственно и дешифраторы 12 и 13 на модульный сумматор 14, вычисляющий значение младшего разряда произведения (С + й ), поступающее на выход 17 и внутренний перенос, сохраняющийся в модульном сумматоре 14. В третьем такте подаются сигналы на входы 24 и 27 устройства.Через третий информационный вход коммутатора 10 величина С, - с 1 с выхода вычитателя 4 через дешифратор 12 поступает на первый информационный вход модульного сумматора 14, на втором информационном входе которого - нуль. Величина С, йс суммируется с сигналом внутреннего переноса модульного сумматора 14, полученным в предыдущем такте, и поступает на выход 17 устройства как старший разряд про-: изведения. На этом выполнение операции умножения заканчивается.Формула изобретенияАрифметическое устройство по модулю, содержащее первый квадратор, четыре промежуточных регистра, три коммутатора, два дешифратора и модульный сумматор, причем выходы старших и младших разрядов первого квадратора соединены соответственно с информационными входами первого и второго промежуточных регистров, выход второго промежуточного регистра соединен с первым информационным входом первого коммутатора, выход которого соединен с входом первого дешифратора,1425666 Составитель А, Клюев ф"ф 8Техред А.Кравчук Корректор В,Романе Редактор Г.Г аказ 4771/ Тираж 704 БНИИПИ Государственно по делам изобретени 035, Москва, Ж, РаПодписноеомитета СССР и открытииская наб,/5 тная, 4 изводственно-полиграфическое предприятие, г. Ужгород, ул,выход которого соединен с входом первого слагаемого модульного сумматора, вход переноса, выход переноса и выход суммы которого являются соответствен, но входом переноса, выходом переноса и выходом результата устройства,первый тактовый вход которого соединен с входами разрешения приема первого и второго промежуточных регистров, 1 О второй, третий и четвертый тактовые входы устройства соединены соответственно с первым, вторым и третьим управляющими входами первого коммутатора, второй информационный вход которого соединен с входом первого операнда устройства, выход четвертого промежуточного регистра соединен спервым информационным входом второго коммутатора, выход и второй информационный вход которого соединены соответственно с входом второго дешифратора и с входом второго операнда устройства, пятый, шестой, седьмой, восьмой, девятый, десятый тактовые входы 25 которого соединены соответственно с входами разрешения формирования моду ля, установки, разрешения формирования переноса и разрешения выдачи переноса модульного сумматора, с первым ЗО и вторым управляющими входами третье, го коммутатора, о т л и ч а ю щ е е, с я тем, что, с целью повышениябыстродействия, оно содержит четвер, тый коммутатор, сумматор кодов системы остаточных классов, вычитатель кодов системы остаточных классов,и второй квадратор, причем входы первого ив лакла второго операндов устройства соединены соответственно с первыми информационными входами третьего и четвертого коммутаторов, вторые информационные входы которых соединены соответственно с выходами первого и третьего промежуточных регистров, выходытретьего и четвертого коммутаторовсоединены соответственно с входамипервого и второго слагаемых сумматоров кодов системы остаточных классов,выход которых соединен с входом первого квадратора, выходы третьего ичетвертого коммутаторов соединенысоответственно с входами уменьшаемого и вычитаемого вычитателя кодов системы остаточных классов, выход которого соединен с третьим информационным входом первого коммутатора и свходом второго квадратора, выходыстарших и младших разрядов которогосоединены соответственно с информационными входами третьего и четвертого промежуточных регистров, входыразрешения приема которых объединены и соединены с первым тактовым входом устройства, второй и третий тактовые входы. которого соединены соответственно с первым и вторым управляющими входами второго коммутатора,выход второго дешифратора соединенс входом второго слагаемого модульного сумматора, первый и второй управляющие входы четвертого коммутаторасоединены соответственно с девятым идесятым тактовыми входами устройства.