Устройство для преобразования в базисе обобщенных интегральных функций уолша

/332 5114 С 0 ОПИСАНИЕ ИЗОБРЕТЕНИ иберцетискои А, 3 Лего то о ССС 1982 ель6,(54) УСТРОЙСТВО ДЛЯВ БАЗИСЕ ОБОБЩЕННЪХФУНКЦИЙ УОЛША(57) Изобретение отике и вычислитель ЕОБРАЗОВАНИЯТЕГРАЛЬНЪ 1 Х тносится к автоманой технике и моОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(46) 30,06,88, Бюл.( 71) Институт техниче ки АН БССР(72) Р. Х, Садыхов, С А, В. Шаренков и Н, Н (53) 681,32(088,8) (56) Авторское свидет У 922721, кл. 0 06 РПатент США39814 кл, О 06 Р 15/332, 19 жет быть использовано в аппроксимирующих устройствах кусочно-линейного типа, устройствах преобразования информации, для спектрального анализа случайных процессов, Цель изобретения - повышение точности восстановления сигналов за счет кусочно-линейной аппроксимации в базисе обобщенных интегральных функций Уолша, По. ставленная цель достигается за счет того, что в состав устройства входят, -1и групп по 2 операционных блоков в 1-и группе ( = 1, и, 2 - порядокЬпреобразования), причем каждый операционный блок 1 содержит элемент задержки 2, сумматоры-вычитатели 3, 4, 5 и соответствующие связи между узлами блока. 1 ил.= 1,= О.На первом шаге имеем 1 0 1 0 0 1 01 0 - 1 0 0 1 0 -0 1 С р ф С 1 ф Сф Сх- 1 0 10 - 101-1 0 - 101 Изобретение относится к автоматикеи вычислительной технике и может быть использовано в аппроксимирующих устройствах кусочно-линейного типа, 5устройствах преобразования информации,для спектрального анализа случайныхпроцессовЦель изобретения - повышение точности восстановления сигнала за счет 10кусочно-линейной аппроксимации в базисе обобщенных интегральных функцийУолша (ОИФУ),Восстановление произвольного сигнала Г(г) в базисе (ОИФУ) К,(р, 1, с)15можно представить в виде Н.1Й(г) "с СРК (р, 1, г) Р:о где С - коэффициенты разложения вРряд ОИФУ,В матричном виде (1) можно записать как15%тгде а = (-1), Ь = (-1)Рассмотрим процесс восстановления 45 отсчетов функции Г(г) для И = 4 согМатрица К , - факториэуется, что позволяет построить быструю вычислительную процедуру, которая выполняется эа и шагов (и = 1 оя И, М размерность преобразования), На каждом г-м шаге быстрое преобразование описывается произведением матрицВ 1 х Вг+1(гО, 1, 2 п 1) ВОбщем виде матрица В является блочно-диагональной и характеризует Адамаровскую "бабочку", которую можнопредставить в виде Кронекеровскогопроизведения матриц В 2 г = Е 1,г ряНЮ Ен/2(3) где Ег и Е 1 +, - единичные матрицы соответствующих размерностей, а Матрица В +1 является двухдиагональной, элементы В, г+, которой11 вычисляются следующим образом: 1 при1 В 1,И 1(-1) при 1=И/2 +1) 0 в остальных случаях; г-й разряд двоичного кода параметра преобразования,Для Б = 4 факторизация матрицы К 11 может быть представлена в виде(7) На чертеже представлена функцио-,нальная схема устройства для преобразования в базисе обобщенных интегральных функций Уолша,Устройство содержит операционныеблоки 1 состоящие из элементов 2задержки и сумматоров-вычитателей3, 4, 5.Устройство работает следующим образом.Перед началом работы на управляющие входы подаются значения кодапараметра преобразования. Значения коэффициентов С , С С 2 ..Споследовательно поступают на входпервого яруса (1 = 1) устройства, 35длина элемента 2 задержки которогоравна И/2. Через И/2 тактов на входы сумматора-вычитателя 3 первойгруппы поступают коэффициенты С иС 2далее С 1 и С /2 и т,д при0этом на выходах суммы (+) и разности (-) сумматора-вычитателя 3 первой группы будут сформированы (С +(С - С/ ) и т.д. соответственно,15В зависимости от значения разрядакода и . на выходах сумматоров-вычитателей 4 и 5 будут сформированы суммы или разности кодов, Следует отК метить, что в каждом (2 )-м операционном блоке на второй вход сумматора-вычитателя 5 подается нулевойкод постоянно, т,е, на выход суммаК тора-вычитателя 5 каждого (2 )-гооперационного блока информация с пер вого входа проходит без изменения,Введение сумматора-вычитателя 5 вкаждый (2 1 )-й операционный блок явНз втором шаге имеем ляется избыточным и сделано из соображения сохранения однородности структуры устройства. Таким образом, на выходах сумматоров-вычитателей 4 и 5 1-й группы формируются отсчеты, полученные в результате произведений на матрицы В, согласно (6), (7),2 Г 1С выходов сумматоров-вычитателей 4 и 5 первой группы информация поступает на первые информационные входы первого и второго операционных блоков второй группы, Поскольку размерность преобразуемой информации во второй группе уменьшена вдвое, то длина элемента 2 задержки второй группы равна М/4 остальные блоки второй группы идентичны соответствующим блокам первой группы и работают аналогичноПри размерности преобразуемого4йвектора С , равной 2 , на выходе п-й группы устройства через 2 тактов будут сформированы отсчеты вектора Е .Длина элемента 2 задержки в 3-м операционном блоке 1-й группы равна И/2формула и з о б р е т е н и Устройство для преобразования в базисе обобщенных интегральных функций Уолша, содержащее п групп из 2 операционных блоков в 1-й группев(1 = 1, и), 2 - порядок преобразования причем первый информационный вход первого операционного блока первой группы является информационным входом устройства, а первые н вторые выходы 3-го операционного блока 1 с-й, Редактор А, Маковская Заказ 3195/45 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5 Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 5 14 группы Ц = 1, 2"; Е = 1, и) подключены к первым информационным входам соответственно (23-1)-го и 2 3-го операционных блоков (1+1)-й группы, выходы операционных блоков п-й группы являются группой информационных выходов устройства, при этом каждый операционный блок содержит элемент задержки и первый сумматор-вычитатель, первый вход которого подкдючен к выходу элемента задержки, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, третий выход(2-3)-го операционного блока, К-й группы подключен к второму информационному входу (21-1)-го операционного блока 1-й группы, а управляющие входы всех операционньг блоков -й группы соединены между собой и являются д-м тактовым входом устройства, причем в каждый операционный блок введены второй и третий сумматоры-вычитатели, выход суммы первого сумматора-вычитателя подключен к первому информационному входувторого сумматора-вычитателя, втоРой иформационный вход которогоединен с первым входом третьего сумматора-вычитателя и подключен к выходу разности первого сумматора-вычитателя, второй вход которого соединен10 С входом элемента задержки и являетсяпервым информационным входом операционного блока, вторым информационным входом которого является второйинформационный вход третьего сумма 15 тора-вычитателя, выходы вектора,третьего сумматора-вычитателя, выходы суммы первого сумматора-вычитателячвляются соответственно первым, вторым и третьим выходами операционного20 блока, управляющим входом которогоявляются соединенные между собой управляющие входы второго и третьегоумматоров-вычитателей,