Операционный модуль

Изобретение относится к вычислительной технике и предназначено дляформирования тетрады суммы частичных.произведений при умножении двоичныхи двоично-десятичных (в коде 8"4-2-1)чисел. Модуль целесообразно применятьв быстродействующих операционных устройствах,Цель изобретения - повышение быстродействия,На фиг. 1 приведена структурнаясхема операционного модуля; на фиг.2 -вариант использования модуля в составе матрицы умножения. 15Операционный модуль содержит четырехразрядные сумматоры 1-4, элементыИ 5-44, элементы НЕ 45"53, элементыИЛИ 54-74, первый-четвертый разряды75-78 входа множителя, первый-седьмой 20разряды 79-85 входа множимого, входы86-89 переноса, четырехразрядный выход90 суммы, выход 91-94 переноса, четырехразрядный вход 95 суммы, парафазные входы двоичного 96 и десятичного 2597 умножения, входы 98-100 поправкикратных, выход 101 переполнения коррекции суммы, выходы 102-104 поправки кратных, вход 105 переполнениякоррекции суммы, вход 106 переноса 30входной суммы,Операционный модуль выполняет умножение тетрады множителя на тетрадумножимого (с учетом значений трехстарших разрядов соседней младшейего тетрады) и прибавление полученного значения к сформированной суммечастичных произведений, Результат навыходе модуля формируется в виде тетрады суммы, четырех тетрадных переносов и трех поправок кратных.При обработке двоично-десятичныхоперандов для прибавления к тетрадепредыдущей суммы частичных произведений кратных множимого М (однократного М, двукратного 2 М, четырехкратного 4 М, восьмикратного .8 М) используются сумматоры 1-,3. Достигается это за счет того, что 8 М и 4 Мучитываются на одном сумматоре 350(в коде 8, 4, 2, 1 десятичная цифране может содержать одновременно еди 3 2ницу в разрядах с весами 2 и 2 ),Освободившийся сумматор 4 используется для прибавления к результату55двоичного суммирования на сумматорах1-3 суммарной коррекции. Суммарныйкод коррекции формируется по правилу 6 ХЯ, где Я - количество переносов, возникающих при двоичном сложении кратных М, 2 М, 4 М или 8 М. Вмодуле при работе с десятичными операндами допускается представлениецифр промежуточных результатов в диапазоне 0-15,Формирование 2 М, 4 М и 8 М осуществляется на основе сдвига множимогосоответственно на 1, 2, 3 разрядавлево с последующей коррекцией сдвинутого кода. При этом допускаетсяпредставление цифр кратных множимого(как и сумм на выходе сумматоров) вдиапазоне 0-15 (т.е. используютсянедействительные комбинации для представления десятичных цифр), Коррекция кратных выполняется с помощьюсхемы коррекции, представленной логи"ческими элементами И 35-43, НЕ 48-53и ИЛИ 65-74,Коррекция кратных осуществляетсяпутем поправки сдвинутых десятичныхкодов внутри данного модуля (К ,11,., 11,- К 2,2, К 2,4, К 1,8) и выработки трех поправок кратных ПК 1, ПК 2,ПКЗ на выходах 102-104 для ближайшегостаршего модуля, обслуживающего туже цифру множителя, что и данный модуль. Поправки К, Ку К осуществляют ввод в однократное множимоеединицы в разряды соответственно свесами 2, 4, 8, Поправки К, К,Косуществляют ввод в двукратноемножимое единицы в разряды с весамисоответственно 2, 4, 8Поправка Кблокирует единицу в разряде с весом4 однократного множимого. ПоправкиПК 1, ПК 2, ПКЗ с выходов 102-104 поступают в соседний старший модуль ивводят единицы:ПК 1 - в разряд с весом 2 четырехкратного множимого (вход 98 соседнего модуля);ПКЗ - в разряд с весом 1 четырехкратного множимого (вход 100 соседнего Модуля),ПК 2 - в разряд с весом 1 двукратного множимого (вход 99 соседнегомодуля)Особенностью реализации коррекции кратных является то, что поправка сдвинутых множимых осуществляется эа счет введения или блокировкиединиц в их отдельных разрядах, т,е.без суммирования,Возможные виды коррекции кратныхмножимого приведены в табл, 1.Формирование коррекции суммы в модуле осуществляется на основаниисигнала на входе 106 переноса длявходной суммы (ПО), поступающего свыхода 94 соседнего модуля, выход 90суммы которого связан с входом 955суммы данного модуля, а также сигналов тетрадного переноса сумматоров1-3 (соответственно выходы 91, 92,93 (П 1, П 2, ПЗ).В табл. 2 приведены возможные виды коррекции суммы. Возникновениеслучая ПОф П 1 П 2 = 1 невозможно.Коррекция суммы и сигнал на выходе 101 переполнения коррекции суммыформируется логической цепью, включающей элементы 22-30, 44-47, 54-60,Модуль используется в качествесоставной части матричного устройства умножения шестнадцатиричных и двоично-десятичных чисел. При применении способа умножения, начиная смладших разрядов множителя со сдвигом множимого и с распространениемтетрадных переносов по столбцам,связь 1, 1- модуля (модуля умножения 1-й цифры множителя на д-ю цифру множимого) с соседними модулямиматрицы приведена на фиг, 2. На разряды 79-85 входа множимого 1, 1-мо. -дуля поступают соответственно двоичные разряды с внутритетрадными весами 2 О, 2, 2 , 2 д-й цифры множимого 11 и три старших разряда с внутритетрадными весами 2, 2, 2 соседней младшей (-1) -й цифры множимого351-1, На разряды 75-78 входа множителя 1,д-модуля поступают разряды свнутритетрадными весами 2 , 2 , 2о2 З 1-й цифры множителя Х . Для слу 3чая двоичных кодов цифре операнда 4 Омодуля соответствует группа из четырех двоичных разрядов, т.е. 16-ричнаяцифра,На вход суммы 95 и переноса входной суммы 106 1,-модуля поступают 45соответственно сумма и перенос с выходов 90 и 94 (1-1), (+1)-модуля, на. входы 86-89 переноса 1, в моду поступают соответственно сигналы с выхода 94 переноса (1-1), 1-модуля, с вы Оходов 91-93 1, (1-1)-модуля.На входы 98-100 поправки кратных,вход 105 переполнения коррекции суммы 1, -модуля поступают сигналы свыходов 102-104 поправки и выхода 101переполнения коррекции суммы 1,(1-1)-модуля.1,-модуль работает в режиме двоичного или десятичного умножения. Режим двоичного умножения устанавливается для случая двоичных (шестнадцатеричных) операндов за счет формирования единичного сигнала на входе 96 двоичного умножения инулевогосигнала на входе 97 десятичного умножения. В этом случае сдвинутые нануль, один, два, три разряда (в сторону старших) коды -й цифры с учетом трех старших разрядов (-1)-йцифры множимого проходят на выходы(в зависимости от значений соответствующих разрядов 1-й цифры множителя)групп логических элементов И 5-8,9-12, 13-16, 17-20. С выходов указанных групп двоичные кратные множимогопоступают соответственно через элементы ИЛИ 74-7 1, 70-66, 64-61, 60-57на разряды с весами 2 , 2", 2 , 2 Зпервого входа сумматоров 1-4. Такимобразом, код, поступивший на вход 951, 1-модуля, складывается в сумматоре1 с переносом, поступившим на вход 861, -модуля, и (если разряд 75 с весом 2 1-й цифры множителя равен едионице, В 1 = 1) с кодом однократногомножимого М, Сумма с выхода сумматора1 поступает на сумматор 2 и складывается с переносом, поступившим на вход87 1, -модуля, и (если В 2 = 1) сдвукратным множимым 2 М, Сумма с выхода сумматора 2 поступает на сумматор3 и складывается с переносом, поступившим на вход 88 1, -модуля, и (если В 3 = 1) с четырехкратным множимым4 М. Сумма с выхода сумматора 3 поступает на сумматор 4, где складываетсяс переносом, поступившим на вход 891, д-модуля, и (если В 4 = 1) с восьмикратным кодом множимого 8 М. С выхо-да сумматора 4 сумма передается навыход 90 1, д-модуля, где вместе ссигналами на выходах 91-94 переносабудет представлять результат умножения 1-й цифры множителя на д-ю цифрумножимого,При работе в режиме десятичногоумножения "1" поступает на вход 97десятичного умножения, нОн - на вход96 двоичного умножения. В этом случае запрещается прохождение сдвинутого на 3 разряда множимого черезлогические элементы И 17-20 и далеечерез ИЛИ 60-57 на первый вход сумматора 4, разрешается прохождениесдвинутого на 3 разряда множимогочерез логические элементы И 31-34,ИЛИ 64-61 на первый вход сумматора5 140653, разрешается учет сигналов с выходов логических элементов И 25-27, 30(разрешается коррекция кратных).5В десятичном режиме с помощью элементов 5-16, 21, 31-43, 48-53, 61-74формируются кода, сумма которых рав; на сумме десятичных кратных множимо го, которые необходимо прибавить к 10коду на входе 95 1, ь-модуля при дан, ном значении цифры множителя. Эти., коды формируются путем изменения значений некоторых из двоичных разрядовмножимого, сдвинутого на О, 1, 2 или3 разряда, в соответствии с табл, 1., ,При этом учитываются сигналы на вхо, дах 98-100 1, х-модуля и вырабатываются сигналы на его выходах 102-104,Сумма, полученная на выходе сумматора 3, складывается в сумматоре 4;: с кодом коррекции суммы, сформированным на выходах элементов ИЛИ 57-60., Данный код формируется на основании, сигнала, присутствующего на входе 25.105, и сигналов на выходе логическихэлементов И 26-30, каждый из которыхсоответствует определенным комбинациям сигналов на входе 106 и на выходах91-93 1, 1-модуля. Кроме того, на ос- ЗОновании сигналов на выходах элементовИ 26-28 формируется сигнал на выходе101 переполнения коррекции суммы,1, -модуля. Условия коррекции суммыприведены в табл, 2,При построении из операционныхмодулей множительной матрицы с распространением переносов по столбцам(фиг. 2) результат, формируемый навыходах К, 1- модулей (К - последняя 40обрабатываемая цифра множителя), представлен в виде двухрядного кода (цифр,значения которых изменяются в диапазоне 0-15, и межтетрадных переносов).Для получения результата в однорядном коде на выходе матрицы, как и впрототипе, необходимо предусмотретьдвоично-десятичный сумматор с блоки,руемыми в двоичном режиме цепями кор-,рекции, выполняющий сложение межтетрадных переносов, тетрадных сумм икодов коррекции "6" (код "6" в -йтетраде двоично-десятичного сумматораприбавляется в десятичном режиме, если перенос на выходе 94 К, 1-модуляравен единице).55Формула изобретенияОперационный модуль, содержащийчетыре четырехразрядных двоичных сум 92 6матора, тридцать один элемент И, четырнадцать элементов ИЛИ, два элемента НЕ, причем выходы переноса первого"четвертого сумматоров соединенысоответственно с первым-четвертымвыходами переноса модуля, четырехразрядный вход суммы которого соединенс первым входом первого сумматора,выход которого подсоединен к первомувходу второго сумматора, выход которого подключен к первому входу третьего сумматора, выход которого подключен к первому входу четвертогосумматора, выход которого соединенс четырехразрядным выходом суммы операционного модуля, первый разряд входа множителя которого соединен с первыми входами первого-четвертого элементов И, выходы которых подключенысоответственно к первым входам первого-четвертого элементов ИЛИ, выходыкоторых соединены соответственно спервым-четвертым разрядами второговхода первого сумматора, вход переноса которого соединен с первым входомпереноса операционного модуля, второй разряд множителя которого подключен к первым входам пятого-девятого элементов И, выход последнего изкоторых соединен с вторыми входамивторого и третьего элементов ИЛИ,третьи входы которых подключены к выходу десятого элемента И, выходы шестого-восьмого элементов И подсоединены соответственно к первым входампятого-седьмого элементов ИЛИ, выходыкоторых соединены соответственно свторым, третьим и четвертым разрядамивторого входа второго сумматора, входпереноса которого соединен с вторымвходом переноса операционного модуля,третий разряд множителя которого подсоединен к первым входам одиннадцатого-шестнадцатого элементов И, выходыодиннадцатого-четырнадцатого элементов, И соединены соответственно с первыми входами восьмого-одиннадцатогоэлементов ИЛИ, выходы которых соединены соответственно с первым-четвертым разрядами второго входа третьегосумматора, вход переноса которогоподключен к третьему входу переносаоперационного модуля, четвертый разряд входа множителя которого соединен с первыми входами семнадцатогодвадцать первого элементов И, второйвход семнадцатого элемента И соединенс выходом первого элемента НЕ, входкоторого подключен к второму разряду входа множимого и к вторым входам второго, седьмого, четырнадцатого, восемнадцатого и девятнадцатого элементов И, третий вход которого сое 5 динен с третьим разрядом входа множимого, вторыми входами третьего, восьмого и шестнадцатого элементов И, третьим входом семнадцатого элемента И и с входом второго элемента НЕ, выход которого подключен к третьему входу восемнадцатого элемента И, четвертый вход которого подсоединен к вторым входам девятого, пятнадцатого, двад цатого элементов И, третьему входу шестнадцатого элемента И, четвертым . входам семнадцатого и девятнадцатого элементов И и к входу десятичного умножения операционного модуля, пер вый разряд входа множимого которого соединен с вторыми входами первого, шестого, тринадцатого элементов И и первым входом двадцать второго элемента И, выход которого соединен с 25 первым входом двенадцатого элемента ИЛИ, выход которого соединен с четвертым разрядом второго входа четвертого сумматора, третий и второй разряды которого подключены соответ - ЗО ственно к выходам тринадцатого и четырнадцатого элементов ИЛИ, первые входы которых соединены соответственно с выходами двадцать третьего и двадцать четвертого элементов И, чет - вертый разряд входа множимого операционного модуля подключен к второму входу четвертого элемента И, третьим входам девятого, двадцатого элементов И и пятнадцатого элемента И, выход которого соединен с вторым входом седьмого элемента ИЛИ, первый вход двадцать пятого элемента И подключен к пятому разряду входа множимого операционного модуля, шестой разряд ко торого соединен с вторым входом одиннадцатого и первым входом двадцать четвертого элементов И, седьмой разряд входа множимого операционного модуля подсоединен к вторым входам пятого и двенадцатого элементов И и к первому входу двадцать третьего элемента И, выходы двадцать шестого и двадцать седьмого элементов И соединены соответственно с вторыми входами одиннадцатого и десятого элементов ИЛИ, третий выход переноса операционного модуля соединен с первым входом двадцать восьмого элемента И,выход которого подключен к второму входу тринадцатого элемента ИЛИ,первые входы двадцать девятого и тридцатого элементов И соединены соответственно с первым и вторым выходами переноса операционного модуля, первый вход поправки кратных которого соединен с вторым входом восьмого элемента ИЛИ, выход тридцать первого элемента И подключен к второму входу пятого элемента ИЛИ, о т л и ч а ющ и й с я тем, что, с целью повыше ния быстродействия, он содержит де"вять элементов И, семь элементов ИЛИ,семь элементов НЕ, причем вход переноса входной суммы операционного модуля подключен к вторым входам двадцать девятого и тридцатого элементовИ и к первому входу пятнадцатого элемента ИЛИ, выход которого соединенс первым входом тридцать второго элемента И и с входом третьего элемента НЕ, выход которого подключен к второму входу двадцать восьмого элемента И, третий вход которого соединенс входом десятичного умножения операционного модуля, первыми входами десятого, тридцать первого, тридцатьтретьего, тридцать четвертого и тридцать пятого элементов И и вторым входом тридцать второго элемента И, третии вход которого подключен к выходучетвертого элемента НЕ, вход которого соединен с вторыми входами тридцать третьего и тридцать четвертого элементов И и с выходом шестнадцатого элемента ИЛИ, входы которого соединены соответственно с выходами двадцать девятого, тридцатого и тридцатьшестого элементов И, первый вход последнего из которых соединен с первымвходом двадцать девятого элемента И и вторым входом пятнадцатого элемента ИЛИ, третий вход которого подсоединен к второму входу тридцать шестого элемента И и второму выходу переноса операционного модуля, третийвыход переноса которого соединен стретьим входом тридцать третьего элемента И, первым входом тридцать седьмого элемента И и с входом пятогоэлемента НЕ, выход которого подключенк третьему входу тридцать четВертого элемента И и первому входу тридцать восьмого элемента И, второй вход которого соединен с выходом тридцать второго элемента И и вторым входом тридцать седьмого элемента И, выход1406592 5 10 15 20 -2530 35 40 45 50 которого подсоединен к первому входу семнадцатого элемента ИЛИ и второму входу четырнадцатого элемента ИЛИ, третий вход которого соединен с выходом тридцать четвертого элемента И и вторым входом семнадцатого. элемен та ИЛИ, третий вход которого соединен , ,с выходом тридцать третьего элементаИ и вторым входом двенадцатого элемента Й 1 И, выход семнадцатого элемента ИЛИ подключен к выходу переполнения коррекции суммы операционного модуля, вход переполнения коррекции суммы которого соединен с первым входом восемнадцатого элемента ИЛИ, второй вход кс торого подсоединен к выходу двадцать пятого элемента И втоУ рой вход которого соединен с вторыми входами двадцать второго, двадцать , третьего и двадцать четвертого эле,ментов И и с выходом двадцать первого элемента И, второй вход которого соединен с входом двоичного умножения операционного модуля, второй вход поп равки кратных которого соединен с пер вым входом девятнадцатого элемента ИЛИ, второй вход которого подключен ,к выходу пятого элемента И,выход восемнадцатого элемента И соединен с вторым входом шестого элемента ИЛИ и третьим входом пятого элемента ИЛИ, второй вход которого подсоединен к первому входу двадцатого элемента ИЛИ, второй вход которого соединен ,с выходом пятнадцатого элемента И, ,четвертый вход которого подсоединен к первому входу девятого элемента И и к входу шестого элемента НЕ, выход которого соединен с вторым входом тридцать первого элемента И, третий вход которого подключен к второму входу десятого элемента И, первому входу шестнадцатого элемента И и входу седьмого элемента НЕ, выход которого соединен с четвертым входом девятого элемента И, третий вход которого подключен к четвертому входу тридцать первого элемента И, выход двадцатого элемента ИЛИ соединен с первым выходом поправки кратных операционного модуля, первый разряд входа множителя которого подсоединен кчетвертому входу шестнадцатого элемента И и входу восьмого элемента НЕ,выход которого соединен с третьимвходом десятого элемента И, четвертыйвход которого подключен к третьемувходу семнадцатого элемента И, выходкоторого соединен с четвертым входомвторого элемента ИЛИ и первым входомдвадцать первого элемента ИЛИ, выходкоторого соединен с вторым выходомпоправки кратных операционного модуля, третий выход поправки кратных которого подсоединен к выходу двадцатого элемента И и четвертому входу третьего элемента ИЛИ, выход шестнадцатого элемента И подключен к второмувходу двадцать первого элемента ИЛИи через девятый элемент НЕ к третьему входу третьего элемента И, второйвход четвертого элемента ИЛИ соединен с третьим входом двадцать первого элемента ИЛИ и выходом девятнадцатого элемента И, первый вход которого подключен к второму входу тридцать пятого элемента И, выход которого соединен с первыми входами двадцать шестого, двадцать седьмого, тридцать девятого и сорокового элементовИ, вторые входы которых подключенысоответственно к первому, седьмому,шестому и пятому разрядам входа множимого операционного модуля, третийвход поправки кратных которого подсоединен к второму входу девятогоэлемента ИЛИ, третий вход которогосоединен с выходом тридцать девятогоэлемента И, выход сорокового элемента И подключен к третьему входу восьмого элемента ИЛИ, выход тридцатьвосьмого элемента И соединен с третьим входом тринадцатого элемента ИЛИи с четвертым входом четырнадцатогоэлемента ИЛИ, пятый вход которогосоединен с выходом двадцать восьмогоэлемента И, выходы восемнадцатого идевятнадцатого элементов ИЛИ соеди-,нены соответственно с первыми разрядами второго входа четвертого и второго сумматоров,1406592 Таблица 1 Логическоеусловие Вых,еличинаорреког поп 11 Т и крат равки эл А 8 А 4 А 2 В 8 В 4 В 2 В А 4 В 8= 0 Х 8 к= К =406592 Составитель Л. Глухова Техред М.Ходанич ктор А.Тяско Редакто ковска аз 3194/ Тираж 704осударственного коам изобретений и оква, Ж, Раушска П сн оектная, 4 дприятие, г. Ужгород, у ко эводственно-полигра ВНИИПИ по д 13035, Ммитета СССРткрытийя наб д, 4/5