Синтезатор частот

(21) (22) (46) (72) (53) (56) У 987Ав ния 8, преобдатчик кода гистр 12 -триггер 16, лок запоычисления деления, блок овышения ельство ССС7/18, 1981, ьство СССР 7/18, 1982 едовательФ 115 1. (54) СИНТЕЗАТОР ЧАСТО адержки 19, ователь имент ИЛИ 21,(57) Изоб тение откос ,б, использ ки частот в тс ио- ге- осех ер ых ике и ции с о нтезатор роко ассогласова ение одного радиоп"вахаю щих и р зобрете твия. Удели коэф, д адно прие ния - по стр-во с н У становки стродейс н дерего напря- абатываеттройки час о сравнению ж Р ымопорныи ксирова тель час еления 2 оть а стабильностиижних частот,едне ль часто ОСУДАРСТВЕННЫИ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ зовыи детектор 3, г-ры тока 4 и 5, фильтр 6 н управляемый г-р 7, дели с переменным, коэф. делеразователь кода (ПК) 9,10, ключи 11, 13, 15, ресдвига, инвертор 14, кБэлементы И-ИЛИ 17, 18, бминания (БЗ) 23, блок в24 промежуточного коэф.коммутации 25, С целью пбыстродействия введены поно соединенные элемент зэлемент ИЛИ 20 и формирпульсов 22, а также элема в ПК 9 введен БЗ 26, Вчастот при перестройке рние отрабатывается в течпериода сравнения. Ошибканового значения управляющжения незначительна и отрся цепью фазовой автоподстоты. Время перестройки пс прототипом уменьшается вв 1,5 раза, 1 ил,Изобретение относится к радиотех"нике и может быть использовано длягенерации сетки частот в широкополос.ных радиопередающих и радиоприемныхустройствах.Целью изобретения является повышение быстродействия,На чертеже представлена структурная электрическая схема синтезаторачастот,Синтезатор частот содержит опорный генератор 1, делитель 2 частотыс фиксированным коэффициентом деления (ДФКД), фазовый детектор 3, первый генератор 4 стабильного тока(ГСТ), второй ГСТ 5, фильтр 6 нижнихчастот, управляемый генератор 7, делитель 8 частоты с переменным коэффициентом деления (ДПКД), преобразователь 9 кода, датчик 10 кода, первыйключ 11, регистр 12 сдвига, второйключ 13, инвертор 14, третий ключ 15,КБ-триггер 16, первый элемент И-ИЛИ17, второй элемент И-ИЛИ 18, элемент 2519 задержки, первый элемент ИЛИ 20,второй элемент ИЛИ 21, формирователь22 импульсов, первый блок 23 запоминания, блок 24 вычисления промежуточного коэффициента деления, блок 25 30коммутации и второй блок 26 запоминания,Синтезатор частот работает следующим образом.В исходном состОЯнии управляемыйгенератор 7 вырабатывает сигнал частотой Г, заданный при помощи коэффициента Б ДПКД 8 и за счет работыкольца фазовой автоподстройки, Последовательности импульсов на входах фазового детектора 3 имеют одинаковыйпериод повторения и нулевой фазовыйсдвиг, На выходе фильтра 6 имеетсяуправляющее напряжение. На первомуправляющем входе преобразователя 9 45кода сигнал отсутствует и на кодовыевходы ДПКД 8 через преобразователькода 9 передается без изменения кодчастоты й, с выходов датчика 10 кода,После окончания набора нового значения частоты Г на установочном50выходе датчика 10 кода появляется импульс установки и на кодовых выходахдатчика 10 кода появляется информацияо новом значении частоты Г. Импульс55установки поступает на второй управляющий вход преобразователя 9 кода,который производит обработку кодови на его информационном выходе устанавливается либо уровень "0", либо"1", в зависимости от знака разностичастот Г-Г На выходе КБ-триггера16 устанавливается уровень "1", поддействием которого на кодовых выходах преобразователя кода 9 появляется код промежуточного коэффициентаделения Ир, пропорциональный разности между предшествующим значениемчастоты Й, и новым значением Г . Импульс установки через элемент 19 задержки, необходимый для задержки навремя формирования кода И, поступает на вход обнуления ДФКД 2, навход второго элемента ИЛИ 21 и черезпервый элемент ИЛИ 20 на вход обнуления ДПКД 8. Оба делителя частотыобнуляются и по сигналу свыхода формирователя 22 происходит установкакоэффициента ДПКД 8 й. Начинаетсяпромежуточный цикл деления, необходимый для того, чтобы импульсы с выходов ДФКД 2 и ДПКД 8 появились навходах фазового детектора 3 в последовательности и с задержкой, необходимыми для формирования фазовым детектором 3 нового значения управляющего напряжения, соответствующего установленному значению частоты Г .Таким образом, после окончания набора нового значения частоты и началом промежуточного цикла деления устраняется необходимость деления ДПКД8 с первоначальным коэффициентом И,до окончания цикла деления и появления на его выходе очередного импульса,Последовательность появления импульсов на входах фазового детектора3 и время задержки определяются знаком .и величиной расстройки. В зависимости от знака расстройки при помощивторого ключа 13, инвертора 14, первого 17 и второго 18 элементов И-ИЛИвходы фазового детектора 3 подключаются либо к выходу ДПКД 8, либо квыходу ДФКД 2. Переключение входовфазового детектора 3 осуществляетсяпо сигналу "1" с первого выхода регистра 12 при поступлении импульсаустановки на вход первого ключа 11с выхода элемента 19 задержки.С появлением импульса на выходеДПКД 8 в промежуточном цикле деления на втором выходе регистра 12появляется уровень "1", который блокирует ДПКД 8, а на первом выходерегистра 12 появляется уровень "0".(385293 При этом на ыходах преобразователя 9 кода появляется код Иг, соответствующий новому значению частоты Г Очередной импульс с выхода ДФКД 2 поступает в зависимости от знака рас 5 стройки либо на первый, либо на вто-, рой входы фазового детектора 3 и од(новременно на первый вход третьего ключа 15. На выходе третьего ключа 15 появляется сигнал, с помощью которого происходит запись информации о новом значении частоты Гг в преобразователе 9 кода. Одновременно с этим снимается блокировка с ДПКД 8, его коэффициент деления устанавливается равным Иг и начинается новый цикл деления.Блок 25 коммутации служит для подключения к кодовым выходам преобразователя 9 кода либо кода частоты с выхода датчика 10 кода, либо кода промежуточного коэффициента деления Ис выхода блока 24 вычисления,Блок 24 вычисления производит обработку кодов, поступающих на его входы с выхода датчика 10 кода и первого блока 23 запоминания. На информационном выходе блока 24 вычисления появляется информация о знаке перестройки. Первый блок 23 запоминания30 служит для записи информации о новом значении частоты Ег по сигналу, поступающему на третий управляющий вход преобразователя 9 кода, и хранения этой информации для вычисления промежуточного коэффициента деления Н .Второй блок 26 запоминания служит для записи характеристики управления г = М(П) управляемого генератора 7 и характеристики преобразования П = = чг(Е) фазового детектора 3. 1(г М 115 Ег-Е,1 о Зависимости между частотами выходных сигналов Е, и Ег и соответствующими им коэффициентами деления 20 ДПКД 8 И 1 и Иг описываются выраже-,ниями 40Синтезатор частот, содержащий последовательно соединенные первый элемент И-ИЛИ, фазовый детектор, первыйгенератор стабильного тока, фильтрнижних частот, управляемый генератори делитель частоты с переменным коэффициентом деления, последовательносоединенные опорный генератор и делитель частоты с фиксированным коэффициентом деления, последовательносоединенные первый ключ, регистрсдвига, второй ключ и инвертор, последовательно соединенные датчик кодаи ВБ-триггер, а также третий ключ,второй блок И-ИЛИ, второй генератор 55 стабильного тока и преобразователькода, при этом первый вход первогоэлемента И-Ш(И объединен с первымвходом второго элемента И-ИЛИ и с где Т,(Е г-Е 1( 1 1 (П ПАлгоритм работы блока 24 вычисления описывается следующим образом: период частоты сравненияна входе фазового детектора 3;эквивалентная крутизнауправления управляемымгенератором 7. Значения Ци Пг определяются по хранимой во втором блоке 26 запоминания характеристике управления ЕМ(У) управляемого :енератора 7. 1 -П (Бг = - эквивалентная кру(г-.1 (тизна характеристики преобразования фазового детектора 3. Значения С г и С 1 определяются по записанной во втором блоке 26 запоминания характеристике преобразования П = М(с).Знак престройки определяется знаком разности Блоки преобразователя 9 кода могут быть реализованы как при помощи аппаратных средств, так и с помощью микропроцессора.В синтезаторе частот при перестройке рассогласование отрабатывается в течение одного периода сравнения. Ошибка установки нового значения управляющего напряжения незначительна и отрабатывается цепью фазовой автоподстройки частоты, Время перестройки по сравнению с прототипом уменьшается в среднем в 1,5 раза,Формула из обре тенич1385293 выход блока вычисления промежуточного коэффициента деления является 5 шения быстродействия, введены последовательно соединенные элемент за 20 держки, первый элемент ИЛИ и формиСоставитель Ю Техред Л.Олий Корректор С Шекмар Редактор Т.Лазоренко нык Заказ 1422/54 Тираж 928 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д, 4/5. Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4 25 30 35 40 45 жуточного коэффициента деления и вторая группа входов блока коммутацииобъединены и являются кодовым входомпреобразователя кода, управляющиевходы блока коммутации, блока вычисления промежуточного коэффициента деления и первого блока запоминания являются соответственно первым, вторыми третьим управляющими входами преобразователя кода, информационный информационным выходом преобразователя кода, а кодовый выход блока коммутации является кодовым выходом преобразователя кода, о т л и ч а ю -щ и й с я тем, что, с целью повырователь импульсов, а также второйэлемент ИЛИ, а в преобразователь кодавведен второй блок запоминания, выход которого соединен с третьей группой входов блока вычисления промежуточного коэффициента деления, апервая и вторая группа входов второго блока запоминания подключены соответственно к выходу первого блоказапоминания и кодовому входу преобразователя кода, второй вход первого элемента ИЛИ соединен с вторымвыходом регистра сдвига, вход и выход формирователя импульсов соответственно подключены к входу обнуленияи входу установки делителя частотыс переменным коэффициентом деления,вход элемента задержки соединен сустановочным выходом датчика кода,вход обнуления делителя частоты сфиксированным коэффициентом деленияобъединен с первым входом второгоэлемента ИЛИ и подключен к выходуэлемента задержки, второй вход и выход второго элемента ИЛИ соответственно соединены с выходом делителячастоты с переменным коэффициентомделения и вторым входом первого ключа.