Устройство для программируемой задержки информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК138146 6 Е 1/О АНИЕ ИЗОБРЕТЕ ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСКОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО ДЛЯ ПРОГРАММ 11- РУЕМОЙ ЗАДЕРЖКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и позволяет осуществлять задержку медленно изменяющейся информации на К тактов. Цель изобретения упрощение устройства за счет уменьшения емкости блоков памяти. Устройство содержит элемент И 1, первый триггер 3, второй триггер 4, выделяющий циклы записи и считывания по К тактов для попеременного приема и считывания информации в блоки памяти 12, 14 или 13, 15, мультивибраторы 5 и 6, вырабатывающие сигналы выборки для блоков памяти, счетчики 9 и 1 О, фор. мируюгцие адреса для блоков памяти 12, 14 и 13, 15 соответственно, входной регистр 16 и блок 17 сравнения, выявляющие такты изменения входной информации, триггер 18 и элемент И 19 сбрасывающие в ноль на таких тактах и в начале циклов записи, счетчик 20, отмеряющий интервалы времени Л между соседними изменениями входной информаци, триггер 23 и элемент ИЛИ 24 формирующие сигнал а-обновления адреса записи входной информации при ее изменении, в начале циклов записи и при переполнении счетчика 20, блоки 12 и 13 памяти для записи, хранения и считывания задерживаемой информации по сформированным адресам, блоки 14 и 15 памяти для записи, хранения и считывания кодов й 1, счетчик 21, триггер 22 и элемент И 26, которые принимают ко ды из блоков памяти, отсчитывают интервалы времени и формируют сигнал .Ь-обновления адреса считывания информации в конце интервалов д 1, коммутатор 25 и элементы И 7 и 8, разрешающие обновление адресов блоков памяти сигналом а на циклах записи и сигналом р на циклах считывания. 1 ил.1381468 25 30 35 40 Е . 01 с Гс цце Относи сся к вычислитель хццкс ц может быпгь использовано в ксчсЕифровой задержки для медленно цчеццкцися информации в измерительнойИ Ц,ЛЦЕЛЬОй ТЕХЦЦКЕ.,:561)(ГснЯ УНРОНЕРнис сстРО(- , с 5; ( с лчецьцц цця ечкости блоков ц,Ц 1 Ц .11, чергежс цзобрд кепд структурная схемад Н 1(.1.) с( Гс(емОГО л стРОЙ( твд.,.тРйСТВО СсОДЕРжцт ПЕРВЫЙ Э.(ЕМЕт 1 О11 1. ервиц сче(чцк 2 тактов, первый 3 ц Вт(рй 4 рцггери, первый 5 и второй 6 ч),сьсцибрдторы, Вт 01)Ой 7 и третий 8 элел(с- си 11, срвий 9 и второй 10 счетчики адреса, ВыходОИ регилр 11, первый 12, второй 13, рс.цц 4 ц чс Г(ртий 15 блоки памяти, Вход)й р Гцтр 16, блок 17 с равнения,с Гц1 :с Г р 1 с. чств ртий элеме)5 г И 19, цторсй 21) и трс гий 21 счетчики тдктов, четВертий 22 и цягий 23 трцперы, элемент 11,111 21, кл ч) с; Гор 25, пятый элечент 20 11 Вх)Осз чстрОЙстВа, е)хо;1 28 ,Е,с; . зд,ержкц усгройства, сццх 1 онхо.1 -): л 11)Оистезд, информдсеиоцниц цхсулр йли выход 31 устрой- ( ВД Хл п)цлО р;ботает с.едукцццч образом.11 с х) ) сГ)1)осс лстрОЙ(те)сс постуссдстЪЛ,(. ,5 цс В ИВс) Н)1 И Й ц(1 ВЫИ 3 И ВТ) )Ой -1 1 ц сь 5 цл,свн сОстоцние и Об(сцсчцдн)Нцй через элечецг И 1 прием в счет)к 2 код; К,егИтслсцостц ддер)ккц подаедем(д 1 формационный вход счетчикац х(л 28 устройства. Счетчик 2 под , й. ИсчхрсцлИ)ГсОВ (Сг), поступдк)- Их н;,О Вьчцз юций Вход с синхровходдСе .Цсы)5(Т Ь: Г;)КГ 15 с, Л,(СЦЕ)ЕЕВ Зс)ЧС- ццс ц; Виходс до нуля, вырабатывает сигнал 55 Л с 1 ц )бСССсИВС.Т Чсрсэ Э,1 ЕЛЕНТ И 1 Г 1 ОВ- г ;цыцриеч кода К. Таки;1 Образом. з В.схо и (четчцкдфорчцр. тся циклически с )В, )1 к)сс;)ц н си ледоцдтс,сИнть значеццц х, Ь, 12),Сцс;.1;с чд цл уцд(с также на синхрох.ь с",В)с ,С ц Вт 01)ОГ) 4 трц Герс(В. Г)д ицфрч,ь и цх.1 перого триггера 3 цосг нц 1,ц,(: .рвець логическОЙ с;ец. 45 ис11) 11с О ц(1 Вол(ч сиГндлу здс ч;1 1 р; р С у1,сицзс тс я В е,Ничное сос-с 1 р, .л цИч., свил( 5 аченцем с,сл И;1),С Л.С 1)ясИс(ЕТ Е(ьсходНОИ ;нцс р,.Л ВОМ соетояццц дО ПОНВЛЕСс1 с)0)Л),.ЦОЦЦОЛ ХС)ДС Нацада 5;.и 1( сс:сл 0) 1 хо 1 ОЙ ццф 01)л 111 ции. ВтОГ)ОЙ с. гер 1, цц)еспиц х 0,1 Выход кото ) сн,1 с цсс 1 орлс;цОцным входом, рц )1;От кц, Гч сер, ц Од ействием сиг.цс, ( В ил , (пан)цих нд еГО сицхроЦ ЛН ЦН ССГ 51 ЦЕ 11 С(РОТИВОлсо ц ццвсч) цсГ)с, )11 С с, Ц;Т;Д ВХОЕИ с 1 2цись - чтение соответственно второго 13, четвертого 15, первого 12 и третьего 14 блоков памяти, обеспечивая единичным значением режим записи, а нулевым значением - режим считывания информации попеременно для первого 12, третьего 14, второго 13 и четнертого 15 блоков памяти. Такимобрдзом, второй триггер выделяет циклы заси и считывания для блоков 12 - 15 памяти.СИ поступают на вход первого мультиВибратора 5, а с его выхода на вход второ- со чультивибрзтора 6, который вырабатываег в каждом такте работы устройства импульсы выборки, поступзюцеие на входы выборки первого 12, второго 13, третьего 14 и четвертого 15 блоков памяти.Входная последовательность кодов 1 Нктупдет через информационный вход 30 чстройсте)а на информационные входы перВого 12 и второго 13 блоков памяти и попеременно принимается на циклах записи в первый 12 или второй 13 блок памяти. Выло.сь бецков 12 и 13 памяти объединены и ца циклах считывания с выхода соответтвукццего первого 12 или второго 13 блока памяти последовательность кодов поступает на информационный вход выходного регистрд 1, куда принимается по импульсам выборки (по его второму фронту), подаваемому на синхровход с выхода второго мультивибратора 6. С выходного регистра 11 последовательность кодов поступает на выход 31 устройства.Лдреса записи и считывания информаццц в первый 12 и второй 14, а также третий 13 и четвертый 15 блоки памяти формируют соответственно первый 9 и второй 10 счетчики адреса. В цачале каждого цикла записи и считывания первый 9 и второй 1 О счетчики адреса обнуляются сигналом с выхода первого элемента И 1. Обновлением значений адреса на выходах первого 9 и второго 10 счетчика адреса управляют посредством второго 7 и третьего 8 элементов И и коммутатора 25 соответственно при записи информации блоки 16 - 20, 23 и 24, а при считывании информации блоки 21, 22 и 26.На информационный вход и синхровход входного регистра 16 поступают соответ. ствеццо Входная последовательность кодов ц СИ. 11 ри этом входной регистр 16 задержи- В;ет Входцую цоследовагельность кодов 1 нд Одцц такт. Входная и задержанная на один такт последовательности кодов поступают дслее ца входы блока 17 сравнения, который выполняет пордзре.1 цое сравнение кодов и вырабатывает нулевое значение при полном совпадении и единичное значение - в противном случае. Тдкич образом, блок 17 сравнения единичным значением определяют такты изменения входной информации. Врем( нцие интервалы Л между двумя соседними измецециями входной информации измеряю,я в такздх счетссцкоч 20, который для это О устанавливается в нулевое состояние3по входу сброса в начале каждого изменния входной информации и далее увеличиваст свое значение с приходом на син.хровход СИ. Для установки счетчика 20 н нулевое состояние сигнал изменения ицфрмации с выхода блока 17 сравнения (О- ступает на информационный вход трсть. его триггера 18, который под действием синхроимпульсов, подаваемых на его синхровход, задерживает этот сигнал на половицу такта. Временные интервалы ъс также начинают отсчитываться сначала при переключении режима записи от одних блоков памяти к другим. Для соответствующего обнуления счетчика 20 в начале каждого цикла записи третий триггер 18 по входу установки переводится в единичное значение сигналом с выхода первого элемента и 1. С выхода третьего триггера 18 единичный си(нал поступает на второй вход четвертого элемента И 19, разрешая отдельным СИ переходить через первый вход элемента и 19 ца его выход и далее на вход сброса счетчика 20 для его обнуления.Код временного интервала Л с выхода счетчика 20 поступает на информационные входы третьего 14 и четвертого 15 блоков памяти для записи одновременно с приемом входной информации в блоки 12 и4 памяти.Сигнал с выхода заема счетчика 20 поступает на информационный вход пятого триггера 23, на котором под действисм СИ, подаваемых на его синхровход, задерживается на половину такта. Задержанный сигнал объединяется по ИЛИ с сигналом изменения информации, догилняя его единичными значениями при переполнении счетчика 20. Объединение сигналов выполняется на элементе ИЛИ 24, с выхода которого снимается сигнал а, принима(сций единичное значение в тактах обнов.ения адресов записи входной информации.Счетчик служит для отсчета интервалов Л 1 при считывании информации из блоков памяти. Выходы блоков 14 и 15 памяти объединены и на циклах считывания с выхода соответствующего третьего 14 или четвсртого 15 блока памяти коды ъс поступают на информационный вход счетчика 2 . На вычитающий вход счетчика 21 поступакт СИ, уменьшающие значение на его выходе до нуля. Прием очередного кода Л в счетчик 21 осуществляется при д.тижении нулевого значения и выработки сигнала ца выходе заема. Этот сигнал принимается в четвертый триггер 22 через информационный вход по СИ и единичным значениям с инверсного выхода триггера 22 разрешает прохождение отдельных импульсов с выхода второго мультивибратора 6 через пятый элемент И 26 на вход приема счетчика 2. Прием первого интервала Л 1 в счетчик 21 осуществляется путем установки четвертого три(гера 22 в нулевое состояние, а е(о инверсного выхода в единичное значение ПО ВХОду Сб 1 оса .Игца.1 ОМ С ВЫХОда ц.р 01 элемента И 1. При этом с иворсго ыхода четвертого трипера 22 снимагся сигнал 3, принимающий единичное з(,ениетактах Обновления адрсо считывания ыходной информации из бснко памяти.Сигнал я с выхода элемента ИЛИ 24 исигнал 3 с ицверсцого выхода четвертого триггера 22 поступакт соотвстствецн ца первый и второй информационный вх;Гы 10 коммутатора 25. На управляющий вход коммутатора 25 поступает сигнал с инверсного выхода второго триггера 4. Под дсиствием этого сигнала коммутатор 25 транслируе сигналы с первого и второго информационных входов соответственно на первый и второй ыходы в нечетных циклах сцта счетчика 2 и на второй и первый выходы в четных циклах. С первого и второ(о выходов коммутатора 25 сигналы поступкт на вторые вхо;Гы соответственно в гор го 7 и 20 трстьего 8 элемснтоИ, разрсшая прохождение СИ через их первые вход(. н;1 выходы и далее на счетные входы первого 9 и в Горого 10 счетчиков а,1 реса. 1 ри эт ом об щлени адресов на выходах первого 9 и горго 1 С) счетчиков адреса происходит под упрацлс- НИЕМ СИГНада а На цИК.(аХ ЗаПИСИ ц с(ц;Ла- на циклах счить(ваняТаким образом, вх,1 цая инфрм,ццц з.цисывается в блоки памяти по ноол(у ад рссу не в каждом такте, а один раз на к;(ж -дом интервале Л 1, требуя для это сгольк ячеек памяи, сколько раз укл 11.11 актся интервалы .АС в величине К з,1 ержки Силн на ячейку памяти больше).35фон.1 и.(а а:(Обрс тенинУстройсто д.я црограмл(ирл омойДЕРжКИ ИифОРМЦИИ, СОДЕРКГ(цс ПЕРВЫЙ элемент И, первый счетчик такто, цсрый 40 и второй триггеры, первый и второй мультивибраторы, первый и второй блоки памяти, элемент ИЛ 1 и выходной рсгцсгр, цричс м вход первого мультивцбратора и ь(чцтак- щий вход первого счетчика тактов являются сицхровходом устройства, информационныи вход перго счетчика тактов я ляется входом длительносги з(;1 сркки лс ройства, вход разрецс ция записи (н р(О счетчика тактов соедицс и с выколол( ц 1 О(элемента И, выход 11(ела первогчс гч(1 тактов соединен с первым входл( цср(и (О элемента И и сицхровходом перо(О гри 11(, вход сброса когорого, вход сброса врог триггера и второй вход обьединсны и яля ются входом сброса устройства, ц и рс ный выход второго т 1 зи(ера с цедис; 55 информациоцныл( ходом и хд 1 З,(Ги ь-чтенис церого б,(ока п,(л(я и. ц 1(л й Выхо,1 торого три(Гсра с ослицц с хо,(л Запись-ч ген(с трого бгОкч ц;(л(;1(,5ных(и;в;о мультивибратора соединен с вх,(1 ргольтивибрдторд, ВыхОд ко. г(рпо склинов с входами выборки пер. гио и втор(о блоков памяти, информ;цыс в,оды которых поразрядно сс.инеы и являются информационными,1;ли устроиства, выходы первого и второго блоков памяти соединены поразрядно иолключены к информационным входам выходного регистра, синхровход которого .Оелинен с выходох второго мультивибратора, вхд сброса выходного регистра соединен с выходом первого триггера, выход выходного ре(истра является информационным )ыхолоч устройства, от,гичающееся тем, чо, с цельк проиения устройства, в него нвелсны второй, третий, четвертый и пятый элсменты И, первый и второй счетчики адреса, второй и трстий счетчики тактов, трегий, четвертыи и пятый триггеры, третий и четвертый б.нки памяти, входной регистр, блок ср;внеия и коммутатор, причем первые входы вгорого, третьего и четвертого элемегров И, синхровходы третьего, четвертоп и инто о триггеров, синхровход вхолого регистры, счетный вход второго и вычитакнций хо. третьего счетчика тактов соединены с синхровходом устройства, выход : рьч о э,н менга 11 соединен с входом уставки тсс григгера, входом сброса четвс оо григгера, мдами сброса первоговгорог счетчиков а.реса, счетные входы и) рых селисны соответственно с выход и нтрого; трстьего элементов И, выхоы (ц рвого и Вт(рого счетчиков адреса сос.ин ны с бьслиненными между собой л сыми хол ли первого и третьего б,окон памяти и обьелиненными между сои одре ными входами второго и четвер)о б,ксв памяти соответственно, инфорх.;оыс нхс;1 ы мсдиого регистра и входы первой группы блока сравнения соединены с информационными входами устройства, выходы входного регистра соединены с входами второй группы блока сравнения, выход которого соединен с первым входом элемента ИЛИ и информационным входом третьего триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с входом сброса второго счетчика тактов, выход которого 10 соединен с объединенными между собойинформационными входами третьего и четвертого блоков памяти, входы Запись- чтение и выборки которых соединены с соответствуюшими входами первого и второго блоков памяти соответственно, выходы 15 третьего и четвертого блоков памяти соединены поразрядно и подключены к информационным входам третьего счетчика тактов, вход разрещения записи которого соединен с выходом пятого элемента И, выход заема третьего счетчика тактов объединен с информационным входом четвертого триггера, инверсный выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с выходом второго мультивибратора, выход заема второго счетчика 25 тактов соединен с информационным входомпятого триггера, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с инверсным входом четвертого триггера, управляюший вход коммутатора соединен с инверсным выходом второго триггера, синхровход которого соединен с выходом заема первого счетчика тактов, первый и второй выходы коммутатора соединены соответственно с вторым входами второго и третьего элементов И.