Последовательный сумматор-вычитатель

(5 О ОБРЕТЕН Н ИДЕТЕЛЬСТ ВТОРСН 8шинский, ова СССР80.ЦифМ.:78. ьство 50, 1 ий М, стемы ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к вычисли"тельной технике и может быть использовано в арифметических устройствахЭВМ и устройствах цифровой обработкисигналов, Цель изобретения - расширение функциональных возможностейза счет организации процесса сложения (вычитания) с возможностЬю сменывыполняемой операции в одном циклевычисления результата, Последовательный сумматор-вычитатель содержитшесть элементов И 1-6, три элементаИЛИ 7 - 9, два элемента ИСКЛЮЧАКЩЕЕИЛИ 10,11, два триггера 12,13.1 илНа чертеже изображена схема последовательного сумматора вычитателя.Последовательный сумматор-вычитатель содержит шесть элементов И 1-6, три элемента ИЛИ 7,8 и 9, первый и второй элементы ИСКЛИЧА 0 ЩЕЕ ИЛИ 10, 11, первый и второй триггеры 12 и 13, 2 прямой и инверсный входы 14 и 15 первого операнда, прямой и инверсный входы 16 и 17 второго операнда, прямой и инверсный выходы 18 и 19 переноса из предыдущего разряда, прямой и инверсный выходы 20 и 21 заема из предыдущего разряда, вход 22 управления сложением, вход 23 управления вычислением, вход 24 тактирования, вход 25 установки и выход 26 результата сумматора-вычитателя.Последовательный сумматор-вычитатель по своей сущности является синхронным автоматом Мура.Первый - шестой элементы И 1-6, первый и второй элементы ИЛИ 7 и 8 образуют комбинационную схему, которая формирует текущую функцию возбуждения для элементов памяти (первого и второго триггера 12,13) в зависимости от входных сигналов и текущего состояния сумматора вычитателя. Причем эта комбинационная схема организована таким образом, что в процессе вычисления одного выходного числа возможна смена выполнений одной операции на другую (сложение на вычитание и наоборот) .Первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 10, 11 и третий элемент ИЛИ 9 образуют комбинационную схему, формирующую текущие значения выходного бита, в зависимости от состояния первого и второго операндов, которые поступают на первый и второй прямые входы 14 и 16 первого и второго операнда и текущего внутреннего состояния, определяемые первым и вторым триггерами 12 и 13. Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ и устройствах обработки цифровой информации.Цель изобретения - расширение функ циональных возможностей за счет организации процесса операции суммирования/вычитания с возможностью смены выполняемой операции в одном цикле вычисления результата,5 10 10 25 30 35 40 45 50 Последовательный сумматор-вычитатель работает следующим образом.В начале каждого цикла вычисле ния производится обнуление первого и второго триггеров 12 и 13 импульсным сигналом, поступающим со входа 25 установки.Затем по прямому и инверсному входам 14,15 первого операнда и прямому и инверсному входам 16,17 второ. го операнда начинают последовательно поступать биты чисел соответственно первого слагаемого (уменьшаемого) и второго слагаемого (вычитаемого), Поступление каждого бита операндов сопровождается тактовыми сигналами, поступающими по входу 24 тактирования. При этом число тактовых импульсов, поступающих по входу 24 тактиро. вания, равняется разрядности операндов.Для наглядности описания положим, что в начале цикла вычисления выполг няется операция сложения. В этом случае на вход 22 поступает единичный потенциал, а на вход 23 - нулевой потенциал, После прихода очередных бит бперандов в зависимости от их значения и значения сигнала на выходе 18, который поступает с прямого выхода первого триггера 12, на выходе второго элемента ИСКЛЮЧАЮ 1 ЕЕ ИЛИ 11 формируется выходной бит суммы. Комбинационная схема, образованная первым-третьим элементами 1-3 и первым элементом И 3 И 7, формируетфункцию возбуждения (сигнал лог."0" или лог. ) для первого триггера 12 с приходом тактового импульса по входу 2 тактирования значение сигнала с выхода первого элемента ИЛИ 7 переписывается в первый триггер 12 и будет определять внутреннее состояние устройства в следующем такте вычисления. На выходе второго элемента ИЛИ 8 во время выполнения операции сложения будет присутствовать сигнал лог,"0", так как четвертый и пятый элементы И 4,5 блокируются сигналом лог, "0" входа 23 вычитания, а шестой элемент И 6 закрыт нулевым потенциалом с прямого выхода второго триггера 13.После смены выполняемой операции, что определяется появлением сигналалог,"0" на входе 22 и сигнала лог, "1" на входе 23, на выходе первого элемента ИЛИ 7 генерируется сигнал3 13 бЗ лог. "1" функции возбуждения 1 триггера 12 до тех пор, пока по прямому входу 14 первого операнда поступают единичные биты уменьшаемого, а первый триггер 12 находится в единичном состоянии. Если же хотя бы одно из указанных условий не выполняется или поступает единичный бит вычитаемого по прямому входу 1 б второго операнда, то на выходе первого элемента ИЛИ 1 до конца цикла вычисления будет генерироваться сигнал лог. "0", На выходе второго элемента ИЛИ 8 сигнал функции возбуждения второго триггера 13 первый раз принимает единичное значение в случае единичного бита на прямом входе 1 б второго операнда при нулевых значениях на прямом входе 14 первого операнда и прямом выходе первого триггера 12, После этого цикл вычисления продолжается с генерацией сигналов на шине 20 заема, В таблице приведен пример вычисления, при котором производится сложение чисел 1101001 и 11001011 и вычитание чисел 11100111 и 0011111, которое выполняется в одном цикле вычисления,Работа последовательного сумматора-вычитателя, в случае когда сначала выполняется операция вычитания,полностью аналогична описанному.Устройство в зависимости от выполняемой задачи позволяет менять типвыполняемой операции произвольноеколичество раз в течение одного цикла вычисления,Ф о р м у л а изобретенияПоследовательный сумматор-вычитатель, содержащий шесть элементовИ и два элемента ИЛИ, причем прямойвход первого операнда (слагаемоеуменьшаемое)подключен к первым входампервого и второго элемента И, инверсный вход первого операнда соединен с первыми входами третьего ичетвертого элементов И, прямой входвторого операнда (слагаемое - вычитаемое) подключен к вторым входампервого пятого, третьего и шестого1элементов И, инверсный вход второгооперанда соединен с вторым входомчетвертого элемента И, прямой входпереноса из предыдущего разряда подключен к третьим входам пятого ивторого элементов И, инверсный входпереноса из предыдущего разряда сое 191динен с третьим входом третьего элемента И, вход управления сложениемподключен к третьему входу первогоэлемента И, выходы первого, пятого и 5третьего элементов И соединены соответственно с первым, вторым, третьимвходами первого элемента ИЛИ, а выходы третьего, шестого и четвертого 10 элементов И подключены к первому,второму, .третьему входам второго элемента ИЛИ соответственно, о т л и -ч а ю щ и й с я тем, что, с цельюрасширения функциональных возможнос тей за счет организации процессасуммирования - вычитания с возможностью смены выполняемой операциив одном цикле вычисления результата,в него введены третий элемент ИЛИ, 20 первый и второй элементы ИСКЛЮЧАЮ 111 ЕЕИЛИ и первый и второй триггеры, причем инверсный вход второго операндаподключен к второму входу второгоэлемента И, прямой вход заема из 25 предыдущего разряда соединен с третьими входами пятого и четвертого элементов И и первым входом третьегоэлемента ИЛИ, второй вход которогоподключен к прямому входу переноса 30 из предыдущего разряда, инверсныйвход заема из предыдущего разрядасоединен с четвертым входом первогоэлемента И, вход управления сложением подключен к первому входу пятого элемента И, вход управления вычитанием соединен с четвертым вхо-,дом третьего элемента И и первымвходом шестого элемнта И, выход пер -.вого элемента ИЛИ соединен с Ы, - щ входом первого триггера, прямой иинверсный выходы которого подключенысоответственно к второму входу третьего элемента ИЛИ и третьему входу третьего элемента И, выход второго элемента ИЛИ соединен с П-входом второго триггера, прямой и инверсный выходы которого подключенысоответственно к первому входу третьего элемента ИЛИ и к четвертому 50 входу первого элемента И, первый ивторой входы первого элемента ИСКЛЮЧА 10 ЩЕЕ ИЛИ соеди"ены с прямыми входами соответственно первого и второго операндов, а выход подключен кпервому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом третьего элементаИЛИ, а выход является выходом суммысумматора-вычитателя, вход тактирова36319 К-входы которых соединены с входамиустановки сумматора-вычитателя. ния которого соединен с тактовымивходами .первого и второго триггеров,Операция Заем Результат Составитель М,ЕсенинаРедактор А.Долинич Техред А.Кравчук Корректор С.Шекмар Заказ 6363/40 Тираж 671 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д.4/5 Производственно-полиграФическое предприятие, г.ужгород, ул.Проектная,4 1 операнд2 операндПеренос