Устройство для останова микропроцессора
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СОВЕТСКИХ ЦИАЛИСТИЧЕСНИ СПУБЛИК 94 О 06 Р 10 ГО ЗО.".,НИйц-,.ИеДр 1: ппа.Нестерочкин танин 11" 2127999лик. 1984.533719,лик. 1983. СТАНОВА МИКРО сится к вычисожет быть испо ДАРСТ 8 ЕННЫЙ КОМИТЕТ СССР ЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ОПИСАНИЕ ИЗОБР К АВТОРСКОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО для ПРОЦЕССОРА (57) Изобретение отн лительной технике и 8013631 зовано в автоматизированных системах контроля и диагностики микропроцессорных устройств и систем. Целью изобретения является сокращение а ратурных .затрат и расширение класса решаемых устройством задач путем обеспечения воэможности останова микропроцессора по заданному условию. Цель достигается тем, что в устройство, содержащее узел 4 магистральных приемников, узел 5 запуска - останова, состоящий из триггеров, и формирователь 8 импульса останова, введены узел 9 задания условия отключения и индикатор 10 состояния микропооцессора, 4 ил,20 55 1 1363Изобретение относится к вычислительной технике и может быть испольОператор включает питание системы. Внешнее запоминающее устройство 2 хранит тесты, под управлением которых микропроцессор 1 периодически повторяет те или иные циклы обраще-,17 2 ния к магистрали 3, При необходимостипроизвести останов по интересующемумагистральному сигналу или циклу вырабатывается сигнал "Стоп 1 (Аиг. 3),который поступает на вход 7 узла 5.Затем в узле 9 выбирается интересующий пользователя сигнал включениемсоответствующего переключателя 17(фиг. 2),При появлении в магистрали 3, аследовательно, и на входе узла 4выбранного сигнала на выходе узла 4появляется высокий логический уровень (Аиг. 3), который через замкнутый переключатель 17 поступает навход синхронизации триггера. При этомна выходе триггера 15 появляется логический сигнал высокого уровня(Аиг. 3),поступающий на вход формирователя 8 и на вход индикатора 10,С выхода формирователя 8 инвертированный и усиленный по мощности сигнал (Аиг. 3) поступает на вход "Запрет фаз" (останов тактового генератора) микропроцессора 1, а в индикаторе 10 включается светодиод 23,Аиксирующий наступление момента останова, Для запуска микропроцессора1 внешний управляющий элемент вырабатывает сигнал Старт , поступающийна вход 6 узла 5. В узле 9 выключается соответствующий переключатель17. При этом на выходе формирователя 8 устанавливается высокий логический уровень, а светодиод 23 выключается,Формула изобретения Устройство для останова микропроцессора, содержащее узел магистральных приемников, группа входов которого является группой входов устройства для подключения к инАормационно-управляющим шинам микропроцессора, Аормирователь импульса останова, выход которого является выходом устройства для подключения к входу блокировки тактовых импульсов микропроцессора, и узел запускаостанова, включающий первый и второй триггеры, причем выход первого триггера соединен с входом Аормирователя импульса османова, о т л и ч а ю щ ее с я тем, что, с целью сокращения аппаратурных затрат и расширения класса решаемых задач путем обеспечения останова микропроцессора по задан з 13631714ному условию, в устройство введены и информационный вход которого подузел задания условия отключения и ин- ключены соответственно к входу индидикатор состояния микропроцессора, катора состояния микропроцессора и причем группа входов состояния узла 5 выходу второго триггера, входы уста- задания условия отключения соедине- новки и сброса которого являются сона с группой выходов узла магистраль- ответствующими входами устройства для ных приемников, а выход соединен с подключения к внешнему источнику сигсинхровходом первого триггера, выход налов пуска и останова.
СмотретьЗаявка
3968959, 23.10.1985
ПРЕДПРИЯТИЕ ПЯ В-8893
ЛАЗАРЧУК АНАТОЛИЙ ФЕДОРОВИЧ, НЕСТЕРОВ АЛЕКСАНДР СЕМЕНОВИЧ, ТКАЧЕНКО АЛЕКСЕЙ МИХАЙЛОВИЧ, ЮРОЧКИН АНАТОЛИЙ ГЕННАДЬЕВИЧ
МПК / Метки
МПК: G06F 11/07
Метки: микропроцессора, останова
Опубликовано: 30.12.1987
Код ссылки
<a href="https://patents.su/4-1363171-ustrojjstvo-dlya-ostanova-mikroprocessora.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для останова микропроцессора</a>
Выходной узел тестера для функционального контроля логических блоков
Номер патента: 1749857
Опубликовано: 23.07.1992
Авторы: Дерендяев, Кибзун, Маслов
МПК: G01R 31/28, G01R 31/318
Метки: блоков, выходной, логических, тестера, узел, функционального
...об исправном входе ОК. При наличии неисправности на входе ОК (замыкание на шины питания или соседние выводы, неверно установленные микросхемы или элементы) на выходе элемента сравнения 34 будет присутствовать лог, "0", которая по сигналу синхронизации нэ шине 3 запишется в триггер 39, в результате чего на шине 41 сформируется лог, "1", а на шине 42 - лог, "0", что будет соответствовать неисправному состоянию входа ОК, Уровень лог, "0" с выхода элемента И 38 заблокирует элемент И 37, в результате чего разомкнется клюц 26 и преобразователь 31 отключится от неисправного входа ОК.Если по какой-то причине контроль входа ОК не нужен, то в этом случае по шине 10 подается уровень лог, "Г, тем самым блокируется элемент И 36 и запись...
Преобразователь напряжения в код с сал1оконтролем
Номер патента: 379051
Опубликовано: 01.01.1973
Автор: Вител
Метки: код, сал1оконтролем
...состояние соответствуеттгЧ0 а н 1 левое 6/ .соПреобразование выполняется за и тактов,начиная со старшего и-го разряда. Цикл преобразования начинается с установки регистра кода 3 в исходное состояние. Для этого перед запуском блока тактовых импульсов 1 в вычитающий счетчик распределителя 2 записываетсячисло (гг+1) В каждом г-ом такте выходнойимпульс распределителя 2 устанавливает вединичное состояние 1-ый (1=гг+1 - г) триггеррегистра кода 3, через узел сброса 19 сбрасывает в нуль 1-1 младших разрядов, а такжетриггер 7 н в зависимости от состояния нульоргана 5 устанавливает значение предыдущего(+1) -го разряда,Контроль правильности преобразования выполняется в (гг+1) -ом также с помощью одного контрольного разряда Единичное состояние...
Устройство для сопряжения двух вычислительных машин
Номер патента: 1310832
Опубликовано: 15.05.1987
Автор: Невский
МПК: G06F 13/14
Метки: вычислительных, двух, машин, сопряжения
...25 режима работыустанавливается в единичное состояние и система функционирует следующимобразом. 15После выполнения каждой командырезультат с одного из регистров 51и 52 блоков, в котором записан результат выполнения команды, подается через первую 13 и вторую 132 группыэлементов И на узел 22 сравнения результатов. Кроме того, информация изрезистров 5 и 52 результатов блоковчерез группы элементов задержки 17и 17 соответственно поступает в ре2гистры 191 и 192 . Задержка обеспечивается на время выполнения одной команды, Таким образом, в регистрах 51и 5 результатов блоков в определенный момент находится результат выполнения очередной команды, а в регистрах 19 и 19 - предьдущий. Сигналсравнения результатов через элемент ИЛИ 23 поступает на...
Периферийный процессор для обработки сигналов
Номер патента: 1368889
Опубликовано: 23.01.1988
Автор: Буняк
МПК: G06F 17/14
Метки: периферийный, процессор, сигналов
...разряды адреса, указанные вектором маски (соответствующие разря 7 1368889Я ды Ч; = 1) маскируются с помощью по- сигнала счетчик 36 увеличивает свое стоянной 63 памяти нулевыми разряда- состояние на единицу и на его выхоми по состоянию счетчика 58, что мож- де 50 появляется адрес следующей кано представить следующим уравнением: 5 манды. Каждая команда, которую выполняет арифметический блок 11, состоит из последовательности микрокоа, = П где 1 с : Б = 1, манд, которые записаны в блоке 40постоянной памяти, Синхрониэацию вык 10 полнения микрокоманд осуществляютч= счетчик 35 и узел 41 дешифрации команд. По завершению текущей командыПо завершению каждого цикла об- блок 41 формирует сигнал 37 чтения мена задним фронтом сигнала 65 счет-...
Устройство для деления
Номер патента: 1429110
Опубликовано: 07.10.1988
МПК: G06F 7/52
Метки: деления
...25 сумматора 10 принудительного определения делителя. На выходах 26 узла 11 вычисления обратной величины формируется значение старших Ь+2) разрядов обратной величины при" нудительно округленного усеченного делителя. Узел 11 вычисления обратной величины может быть реализован любым из известных методов. В данном случае предполагается его реализация совместно с сумматором 10 принудительного округления делителя на ПЗУ.Второй вычитатель 12 комбинационного типа осуществляет преобразование %+5) старших разрядов двухрядного кода остатка, хранимого в регистрах 1 и 2 остатка, в однорядный код (два разряда слева от запятой и %+3) разряда справа от запятой). При этом во втором вычитателе 12 осуществляется принудительное уменьшение значения...
Предыдущий патент: Генератор возвратных последовательностей -го порядка
Следующий патент: Устройство для синхронизации вычислительной системы
Случайный патент: Полимерная композиция для формования мембраны датчика влажности