Устройство сопряжения процессора с памятью

(б 1) 4 С 06 Р 13/00 й." ЬЛ 11:,6 НИЕ ИЗОБРЕТЕНИЯОМУ СВИДЕТЕЛЬСТВУ Н АВТОР(21) 3891611/24-24 (22) 29,04,85 (46) 07.12.8. Бюл (71) Московский эн У 45гетический инсти.А.Бородин тельство СССРР 9/00, 1981,ельство СССР Р 9/00, 1984. ЯЖЕНИЯ ПРОЦЕС сится к области ники и может быт ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ тут(57) Изобретение овычислительной тех использовано в устройствах управления обменом процессора с памятью.Целью изобретения является повы)пениедостоверности функционирования ибыстродействия. Устройство содержитсдвиговые регистры 1 и 2 групп, элементы И 3, 4, 5, 23 групп, счетчик6, блоки 7, 2 памяти, формирователь9 импульсов, двунаправленный коммутатор 12, коммутатор 10, элемент НЕ 11,элементы ИЛИ 22 группы, регистр 8.Цель изобретения достигается эа счетвведения режимов ускоренного считывания информации и обхода неисправныхячеек памяти. 1 з.п, ф-лы, 1 ил.1 135Изобретение относится к вычислительной технике, а именно к устройствам для управления обменом информа, цией, и может быть использовано приобмене информацией между различнымиблоками вычислительных систем при наличии дефектных узлов.Целью изобретения является повыше ние достоверности функционирования ибыстродействия.На чертеже представлена функциональная схема предлагаемого устройства.Устройство содержит сдвиговые регистры первой 1 и второй 2 групп,элементы И первой 3, второй 4 и третьей 5 групп, счетчик 6, первьгй блок7 памяти, регистр 8, формирователь 9импульсов, коммутатор 1 О, элементНЕ 11, двунаправленный коммутатор 12,информационные входы-выходы 13, вход14 начальной установки, вход 15 тактовых импульсов, первый вход 16 управления режимом обмена, вход 17 разрешения работы, информационные входы18 и информационные выходы 19, вход20 управления приемом информации,второй блок 21 памяти, элементы ИЛИ22 группы, элементы И 23 четвертойгруппы, второй вход 24 управлениярежимом .обмена,Устройство работает следующим образом.В режиме начальной установки на входе 16 устанавливают режим работы: логическая "1" - запись в ЦМД ЗУ, лов . гический "0" - считывание из ЩД ЗУ, на входы 20 подают сигнал управления: при использовании регистров К 155 ИР 15 первоначально устанавливают режим параллельного занесения информации по первому или второму информационным входам, а затем устанавливают режим сдвига влево при записи и режим сдвига вправо - при считывании. На вход 4 подают сигнал начальной установки, по окончании которого счетчик 6 и регистры 2 обнуляются, а в регистры 1 заносится "1". После этого можно перейти к режиму записи или считывания.Режим записи информации в ЦМД ЗУ. Мы рассматриваем ЦМД ЗУ, состоящее из нескольких параллельно включенных ЦМД микросборок, например из восьми - для обмена информацией байтами, На вход 17 подают сигнал включения блока 12, а на вход 16 логическую "1", что обеспечивает передачу информации 7967 2с входов 13 через блоки 12 и 10 навходы регистров 2. Поскольку "1" врежиме записи в регистрах 1 записана 5в крайнем правом разряде, то стробируется запись информации в крайнийправый разряд регистров 2. На выходесчетчика 6 нулевой код, что обеспечивает выборку информации из блока 7 .по первому адресу, На вход 15 подаютсинхроимпульсы с частотой 100 кГцпри использовании К 1602 РЦ 2 с длительностью импульса Т и длительностьюпаузы Т 2. По переднему фронту импульса Т 1 код с выходов блока 7 переписывается в регистр 8, а синхронно поступающая информация от процессора -в первый разряд каждого из регистров2 (каждый разряд байта в свой регистр) . При этом, если соответствующий регистр хранения в ЦМД ЗУ исправен, то на прямых выходах регистра 8"1", что обеспечивает выдачу записанной информации в крайнем правом раз ряде на выход через открытый элементИ 5 на выход 19 и далее в ЦМД ЗУ. Если соответствующий регистр хранениядефектен, то передача информации непроисходит. В течение паузы Т 2 формиЗ 0 рователь 9 производит сдвиг информации одного из регистров в паре первого, когда в течение такта Т 1 дефектный регистр хранения в ЦМД-микросборке соответствующего разряда, второго.когда в течение такта Т 1 запись в 35исправный регистр хранения. Единицав регистре 1 двигается влево каждыйраз, когда встречается дефектный регистр, стробируя поочередно прием ин формации в различные разряды регистра 2, вследствие чего поступлениеэтих разрядов на выход регистра 2 задержано, что приводит к "разбавлениюнулями последовательности поступаю щей информации по данному разряду Втех позициях, которые соответствуютдефектным регистрам хранения в ЦМД ЗУ.Количество разрядов в регистрах 1 и2 должно быть на единицу больше, чемдопустимое количество дефектных регистров в Ц 1 Д-микросборке (у К 1602 РЦ 2их 22). Использование блока 21 позволяет "разбавленную" нулями последовательность предварительно записать в блок памяти (на входе 24 устанавливают режим записи), а затем переписать в ЦМД ЗУ, установив на входе 24 режим считывания. Зто позволяет существенно увеличить скорость обмена3 135796между процессором и ЦМД ЗУ, поскольку полупроводниковое ЗУ имеет в 10-15 раз большее быстродействие, чемсовременные ЦМД ЗУ. Для этого необходимо иметь возможность подавать навход 15 различную по частоте синхросерию, Если время считывания с блока21 существенно, то синхроимпульсы,поступающие на соответствующие входыЦМД ЗУ, должны быть задержаны относительно импульсов, поступающих по шине 15.В режиме считывания из ЦМД ЗУ необходимо принять информацию из ЦМДмикросборок и освободить ее от нулей, 15соответствующих адресам дефектных регистров хранения в соответствующеймикросборке ЦМД ЗУ. Поскольку в общем случае адреса дефектных регистров в различных микросборках не совпадают, то приходится для выравнивания разрядов одного слова осуществить общую задержку на 23 такта, втечение которых происходит исключение информации от дефектных регистров хранения. В общем устройство работает аналогично, как и при записи,только сдвиг единицы в регистре 1происходит не справа налево, а слеванаправо. Информация, спустя 23 такта, 30начинает поступать с выхода регистров 2 непосредственно на входы блока 21,При использовании блока 21 информация первоначально заносится в блокпамяти, начиная с 24-го адреса. Затем она быстро считывается в процессор, начиная с 24-го адреса.Формула изобретения 401. Устройство сопряжения процессора с памятью, содержащее первую и вторую группы сдвиговых регистров, первую, вторую, третью группы элемен тов И, счетчик, первый блок памяти, регистр, формирователь импульсов, выход которого соединен с первым входом каждого элемента И первой и второй групп, вход начальной установки каждого сдвигового регистра первой и второй групп соединен с входом начальной установки счетчика и является входом начальной установки устРойства, вход формирователя импуль сов соединен со счетным входом счетчика и является входом тактовых импульсов устройства, выход каждого элемента И первой группы соединен с синхровходом соответствующего сдвигового регистра первой группы, выход каждого элемента И второй группы соединен с синхровходом соответствующего сдвигового регистра второй группы, выход каждого иэ разрядов К-го сдвигового регистра первой группы соединен с вторым информационным входом соответствующего разряда К-го сдвигового (где К = 1, М, где М - разрядность блока памяти) регистра второй группы, выходы элементов И третьей группы являются информационными выходами устройства, а первый вход каждого элемента И третьей группы соединен с выходом соответствующего сдви" гового регистра второй группы, информационный вход регистра соединен с выходом первого блока памяти, адресный вход которого соединен с выходом счетчика, о т л и ч а ю щ е е с ятем, что, с целью повышения достоверности функционирования, оно дополнительно содержит коммутатор, элемент НЕ, двунаправленный коммутатор, информационные входы-выходы которого являются информационными входами- выходами устройства, первая группа информационных входов коммутатора подключена к информационным входам устройства, а вторая группа информационных входов коммутатора соединена с выходами двунаправленного коммутатора, вход управления режимом которого соединен с управляющим входом коммутатора, входом элемента НЕ и является первым входом управления режимом обмена устройства, стробирующий вход двунаправленного коммутатора является входом разрешения работы устройства, выход элемента НЕ соединен с вторым информационным входом каждого сдвигового регистра первой группы, первый информационный вход К-го сдвигового регистра второй группы подключен к К-у выходу коммутатора, первые информационные входы сдвиговых регистров первой группы подключены к первому входу управления режимом обмена устройства, информационные входы двунаправленного коммутатора соединены с выходами сдвиговых регистров второй группы, вход управления приемом информации каждого сдвигового регистра первой группы является входом управления приемом информации устройства, второй вход каждого элемента И первой группы соединен с инСоставитель М. СилинТехред Л.Сердюкова Корректор Г.Решетник Редактор О.Головач Заказ 6000/50 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д. 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 5 1357967 8 версным выходом соответствующего раз- единен с входом тактовых импульсов ряда регистра, вторые входы каждого устройства, вход чтения записи второ- элемента И второй и третьей групп го блока памяти является вторым вхосоединены с прямым выходом соответст- дом управления режимом обмена устройвующего разряда регистра, синхровход ства, первый вход каждого элемента И которого соединен с входом тактовых четвертой группы соединен с первым импульсов устройства. входом управления режимом обмена устройства, второй вход каждого элемен 2, устройство по п,1, о т л и - 10 та И четвертой группы соединен с выч а ю щ е е с я тем, что, с целью ходом соответствующего сдвигового реповышения быстродействия, оно допол- гистра второй группы, первый вход . кительно содержит четвертую группу каждого элемента ИЛИ группы соединен элементов И, группу элементов ИЛИ и с выходом соответствующего элемента второй блок памяти, выходы которого б И третьей группы, а второй вход кажподключены к информационным выходам дого элемента ИЛИ группы соединен с устройства и соединены с информацион- выходом соответствующего элемента И ными входами двунаправленного комму- четвертой группы, выход каждого эле. татора, адресный вход второго блока мента ИЛИ группы соединен с соответпамяти соединен с выходом счетчика, 20 ствующим разрядом информационногг вход выборки второго блока памяти со- входа второго блока памяти.