Устройство сопряжения процессора с памятью

кии инст Бородин а и8) тельство СССРР 9/00, 1981.ельство СССРР 9/00, 1984.ЯЖЕНИЯ ПРОЦЕСС свид С 06 дет 06 СОПосится к областики и может быть тех уст твах уп ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ Х АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(72) И.Н.Андре (53) 681. 32 (088 (56) Авторское В 1056267, кл.Авторское св 11 1248966, кл. (54) УСТРОЙСТВО РА С ПАМЯТЬЮ (57) Изобретени вычислительной использовано в ния обменом процессора с памятью.Целью изобретения является повышениедостоверности функционирования ибыстродействия, Устройство содержитсдвиговые регистры 1, 2 групп, элементы И 3, 4, 5, 23 групп, счетчик6, блоки 7, 25 памяти, формирователь 9 импульсов, двунаправленныйкоммутатор 12, коммутатор 10, элемент НЕ 11, элементы ИЛИ 21, 24,групп, группу блоков памяти, блокгрупп 22 элементов И, регистр 8.Цель изобретения достигается за,счетвведения режимов ускоренного считывания информации и обхода неисправных ячеек памяти. 1 з.п. ф-лы, 2 ил.Изобретение относится к вычисли" тельной технике, а именно к устройствам. для управления обменом информаци,. ей, и может быть использовано приорганизации обмена информацией между различными блоками вычислительных систем.Целью изобретения является повыше ние достоверности функционирования и повышение быстродействия.На фиг.1 представлена функциональная схема предлагаемого устройства; на фиг.2 - то же, вариант.Устройство содержит сдвиговые регистры первой 1 и второй 2 групп, элементы И первой 3, второй 4 и третьей 5 группы, счетчик 6, первый блок 7 памяти, регистр 8, формирователь 9 импульсов, коммутатор 10, элемент НЕ 11, двунаправленный коммутатор 12, информационные входы-выходы 13, вход 14 начальной установки, вход 15 тактовых импульсов, вход 16 управления режимом обмена, вход 17 разрешения работы, информационные входы 18 и информационные выходы 19, вход 20 управления приемом информации, первую группу элементов ИЛИ 21, блок элементов группы 22 И, элементы И 23 четвертой группы, элементы ИЛИ 24 второй группы, второй блок 25 па-. мяти, второй вход 26 управления режимом обмена в устройстве.Устройство работает следующим образом.Пусть имеется ЗУ на цилиндрических магнитных доменах О 1 МД ЗУ), состоящее более чем из одной микросборки. Каждая микросборка типа К 1602 РЦ 2 имеет 282 регистра хранения, причем 260 из них основные, а 22 резервные, предназначенные для замены основных дефектных регистров. В соответствии с организацией Ц 1 Щ ЗУ устройство управления содержит 23-х разрядные регистры группы 2. Количество регистров в группе определяется количеством параллельно работающих 1 ЩД-микро- сборок. Информация о наличии и местоположении дефектов каждой микросборки хранится в блоке 7 памяти, причем каждый разряд блока соответствует одной ЦМД-микросборке, а его содержимое определяет годность - "1" или дефектность - "0".В режиме начальных установок на входе 16 устанавливают режим работы: логическая "1" - запись в ЦМД ЗУ, 102025 30 35 40 45 50 55 щий прямой выход регистра 8 "1", аследовательно, элемент И 5 открыт и информация записывается в блок 25 памяти, Если очередной регистр хранения -го микросборки дефектен, то элемент И 5 закрыт в блок 25 памяти записывается "неинформационный ноль, а "1" в регистре 1 сдвигается на один разряд вправо. В результате в следующем такте через блок элементов И 22 проходит информация второго (слева) разряда регистра 2.Таким образом, принимаемая от процессора информация "разбавляется" нулями в тех позициях, которые соответствуют дефектным регистрам хранения 1 ЩД-микросборок, После того как расширенный поток принят в блок 25 памяти (с частотой работы процессора), данные поступают на запись в ЦЩ ЗУ, частота работы которого в 10- 15 раз меньше частоты работы процессора.В режиме считывания информации необходимо принять информацию из ЦМД- микросборок и освободить ее от "неинформационных" нулей, соответствующих адресам дефектных регистров хранения. Поскольку в общем случае адреса дефектных регистров в различных микро- сборках не совпадают, то для выравнивания разрядов одного слова необходимо осуществить общую задержку на логический "0" - считывание из ЦМД ЗУ,;на входы 20 подают сигнал управления: при использовании регистров К 155 ИР 13 первоначально устанавливают режим параллельного занесения информации по первому нлн второму информационному входам (регистров ), а затемустанавливают режим сдвига вправо при записи и влево при считывании. На вход 14 подают сигнал начальнойустановки, по окончании которого счетчик б и регистры 2 обнуляются, а в регистры 1 заносится "1".В режиме записи информации вЦМД ЗУ на вход 17 подают сигнал вклю чения блока 12, а на вход 16 - логическую "1", Поскольку "1" в режиме записи в регистрах 1 записана в последнем (справа) разряде, то информа" ция, принимаемая от процессора в последний ("права) разряд регистров 2, через блок элементов И 22 и элемент ИЛИ 21 поступает на элемент И 5, Если регистр хранения " -го ЦМД-микро- сборки бездефектен, то соответствую 13579 б 835 40 45 55 23 такта. Устройство работает так же, как и при записи, за исключением того, что первоначально логическая 1" в регистрах 1 заносится в первый (справа) разряд, а при каждом чтении из дефектного регистра хранения, эта "1" сдвигается влево.При использовании блока 25 памяти информация первоначально заносится в него, а затем быстро считывается в процессор. Формула изобретения 1. Устройство сопряжения процессора с памятью, содержащее первую и вторую группы сдвиговых регистров, первую, вторую, третью группы элементов И, счетчик, первый блок памяти, регистр, формирователь импульсов, выход которого соединен с первым входом каждого элемента И первой и второй групп, вход начальной установки каждого сдвигового регистра первой и второй групп соединен с входом начальной установки счетчика и является входом начальной установки устройства, вход формирователя импульсов соединен са счетным входом счетчика и является входом тактовых импульсов устройства, выход каждого элемента И первой группы соединен с синхровходом соответствующего сдвигового регистра первой группы, выход каждого элемента И второй группы соединен с синхровходом соответствующего сдвигавого регистра второй группы, выходы элементов И третьей группы являются информационными выходами устройства, а первый вход каждого элемента И третьей группы соединен с выходом соответствующего разряда регистра, информационные входы регистра соединены с выходами первого блока памяти, адресный вход которого соединен с выходом счетчика, а т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования, она дополнительно содержит первую группу элементов ИЛИ, группу блоков элементов И, элемент НЕ, коммутатор, двунаправленный коммутатор, информационные входы- выходы которого являются информационными входами-выходами устройства, первая группа информационных входов коммутатора является информационными входами устройства, вторая группа информационных входов коммутатора сое 5 10 15 20 25 30 динена с выходами двунаправленного коммутатора, вход управления режимом которого соединен с управляющим входом коммутатора, входом элемента НЕ, с первым информационным входом каждого сдвигового регистра первой группы и является первым входом управления режимом обмена устройства, стробирующий вход двунаправленного коммутатора является входом разрешения работы устройства, выход элемента НЕ соединен с вторым информационным входом каждого сдвигавого регистра первой группы, каждый выход коммутатора соединен с информационным входом соответствующего сдвигового регистра второй группы, входы управления приемом информации каждого регистра первой группы являются входами управления приемом информации устройства, второй вход каждого элемента И первой группы соединен с инверсным выходом соответствующего разряда регистра, второй вход каждого элемента И второй группы соединен с прямым выходом соответствующего разряда регистра, синхровход которого соединен с входом тактовых импульсов устройства, выходы элементов ИЛИ первой группы соединены с вторыми входами соответствующих элементов И третьей группы и с информационными входами двунаправленного коммутатора, выходы каждога из блоков элементов И соединеныс входами соответствующего элементаИЛИ первой группы, первый вход каждого блока элементов И группы соединенс выходом соответствующего сдвиговога регистра первой группы, второй вход каждого блока элементов И группы соединен с выходом соответствующега сдвигавога регистра второй группы. 2. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что, с цельюповышения быстродействия, дополнительно содержит четвертую группу элементов И, вторую группу элементов ИЛИ и второй блок памяти, выходыкоторого являются информационнымивыходами устройства и соединены с информационными входами двунаправленного коммутатора, адресный вход второго блока памяти соединен с выходомсчетчика, вход выборки второго блокапамяти соединен с входом тактовых импульсов устройства, вход управления режимом второго блока памяти является вторым входам управления режимом1357968 г./ оставител ехред Л,С М. Силиндюкова Корректор Г.Решетн едактор О.Головач акаэ 6000/5 Тираж 671 ВНИИПИ Государственного по делам изобретени 113035, Москва, К, РПодписноомитета СССР и открытий ущская наб., д. 4/ зводственно-полиграфическое предприятие, г. Ужгород, у ктная,обмена устройства, первый выход каждого элемента И четвертой группы соединен с первым входом управления режимом обмена устройства, второй вход каждого элемента И четвертой группы соединен с выходом соответствующего элемента ИЛИ первой группы, первый вход каждого элемента ИЛИ второй группы соединен с выходом соответст,вующего элемента И третьей группы, а второй вход каждого элемента ИЛИ 5второй группы соединен с выходом соответствующего элемента И четвертой группы, выходы элементов ИЛИ второй группы соединены с информационными входами второго блока памяти.