Цифровой интегратор последовательного переноса

СОЮЗ СОВЕТСКИХСОЦИАЛ ИСТИЧЕСНИРЕСПУБЛИК 19) (1 06 Р 7 64 ОПИСАНИЕ ИЗОБРЕТЕН К ВУ л. Улитех еский инстиА. Н. Д.Л,Дроманюкйзис Петухик и5(088.ые анал для сисия. Подд. АН С ем а управл а, М.:фиг. 38свидетел 006 Р д А. Вороно960, с. 58,Авторское815726, кл ство СССР /52, 1981. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ОРСКОМУ СВИДЕТЕЛ(54) ЦИФРОВОЙ ИНТЕГРАТОР ПОСЛЕДОВАТЕЛЬНОГО ПЕРЕНОСА(57) Изобретение относится к областиавтоматики и вычислительной техникии может найти применение в системахчислового программного управления,а также в измерительных и вычислительных устройствах. Цель изобретенияповышение быстродействия. Устройствосодержит регистр 1 управляющего кодауправляемый делитель 2 частоты,блок 3 памяти таблицы приращений,сдвиговые регистры 4, 5, элементыИ 6, 8, элемент ИЛИ 7. Цель достигается за счет замены операций счета исложения на операцию сдвига. 1 ил1357956 2 Изобретение относится к вычисли тельной и информационно-измерительной технике, а именно к системам авт томатического управления и может най ти применение в системах числового. прогРаммного управления, а также в измерительных и вычислительных устройствах.Цель изобретения - повышение быстродействия интегратора.На чертеже представлена структурная схема интегратора.Интегратор содержит регистр 1 управляющего кода, управляемый дели" тель 2 частоты, блок 3 памяти таблицы приращений, первый 4 и второй 5 сдвиговые регистры, первый элемент. И 6 элемент ИЛИ 7, второй элемент И 8, вход 9 начальной установки интегратора, информационный вход 10 интегратора, входы 11 управляющего кода интегратора, выход 12 интегратора, вход 13 импульса записи интегратора.Изрбретение реализует цифровой интегратор на основе сдвигового регистра, закон функционирования которого совершенно аналогичный закону функци" онирования двоичного умножителя. Для последнего характерно следующее;а) число выходных импульсов послепоступления х входныхравно где а - значение цифр управляющего1кода, причем а; = 0 или 1;б) при сведении импульсов с выхо;дов делителя частоты двоичногоумножителя в один канал непроисходит наложения импульсоводин на другой;в) число выходных импульсов интегратора за время Т равнот у = Г х Ы 50Интегратор работает следующим образом.Управляющее слово, определяемое числом импульсов, которые необходимо сформировать на выходе 12 интегратом5 ра за 2 входных импульсов, поступающих на второй вход 10 интеграторов, записывается в регистр 1 с входов 11 при импульсе на выходе. Старшие М-Б где р м-х + 2 епС а Ф(к"- О 2 5 10 15 20 25 30 40 45 разряды управляющего слова поступаютна входы блока 3, где по указанномуадресу хранится значение многоразрядного приращения, периодически повторяющегося при формировании заданнойчастотно-импульсной последовательности. Импульсы-вставки, которые отсутствуют в периодически повторяющейсячастотной последовательности, получаемой при циклическом сдвиге многоразрядного приращения, записанного вблоке 3, формируются И-разрядным делителем 2. При значении логическогонуля на входе 9 старший разряд сдвигового регистра 4 принимает значениелогической единицы, а остальные разряды регистра - значение логическогонуля, При значении логического нуляна входе 9 интегратора в сдвиговыйрегистр 5 записывается значение информационного слова, поступающего сблока 3. При значении логическойединицы на входе интегратора сдвиговые регистры 4 и 5 переключаются срежима установки в режим сдвига,причем сдвиговые регистры 4 и 5 выполняются циклическими,Таким образом, в сдвиговом регистре 4 осуществляется циклический сдвиглогической единицы, записанной в режиме установки в старший разряд регистра, а в сдвиговом регистре 5циклический сдвиг информационногослова, поступающего с блока 3 памяти. Разрядности сдвиговых регистров4 и 5 совпадают и равны 2В блоке 3 хранятся значения информационных слов, циклический сдвигкоторых обеспечивает формированиечастотно-импульсной последовательности с заданной структурной повторяемостью,Старшие М-М разряды управляющегослова, хранящегося в регистре 1, определяют адрес соответствующего информационного слова, единичные значения которого определяются согласновыражению 11-11р = 2 ( 2 Е ) А ;- номер разряда информационного слова, формируемогона выходе блока 3; - номер разряда входного управляющего слова, причем1 соответствует старшийМ-разряд управляющего слова;= 2 - (М)-разряд управляющегослова и т.д (т,е. индексх определяет порядковый номер рассматриваемого разряда управляющего слова поотношению к его старшемуразряду);А; - равное "0" или "1", соот-.ветствует значению -го 10разряда входного управляющего слова;К .- текущий параметр; 1 с,2,3Значение р выбирают с интервала0 с рМ-Б. Так при значении управляющего слова, равном 13,д = 01101М5, Б = 3 навыходе блока 3 формируется значение 0010. Младшие триразряда (в данном случае 101) поступают на двоичный умножитель, который 20формирует импульсы-вставки.Частота следования импульсов наделитель 2 меньше входной частоты импульсов, поступающих на вход 1 О интегратора в 2 раз. 25Формирование выходной частотноимпульсной последовательности осуществляется циклическим преобразованием информационного слова, поступающего с блока 3, с параллельной формы 30в последовательную и добавлением вопределенные тактовые моменты времени импульсов-вставок, формируемыхдвоичным умножителем,Рассмотрим более подробно работуинтегратора на числовом примере.Пусть разрядность предлагаемого цифрового интегратора равна пяти, те,М = 5. Следовательно, за 2тактовинтегратор должен сформировать числоимпульсов, равное управляющему коду,подаваемому на вход 11 и хранящемусяв регистре 1Например, если на вход11 поступает управляющий код, равный13, то за 32 такта предлагаемый интегратор должен сформировать тринадцать. импульсов на выходе 12,13 р = 01101 Младшие три разряда управляющегокода равны 101, т,е, пяти. Это означает, что указанные разряды принимают З 5 участие в формировании пяти импульсов. Совершенно очевидно, что старшие два разряда обеспечивают форми -рование восьми импульсов (010008 о )Сопоставим указанное с формируемой двоичным умножителем частотнойпоследовательностью, Импульсы в.13-м тактах каждой группы определяются старшими двумя разрядами управля ющего кода 13, Их общая численностьравна восьми, Импульсы в четвертомтакте каждой группы определяются.младшими тремя разрядами управляющего кода. Их пять (в 1, 3, 4, 5, 50 7 группах). Указанная особенностьследует из закона функционированиядвоичного умножителя. В предлагаемом интеграторе стар 55 шие два разряда управляющего кода= 01101) поступают из регистра 1 наблок 3, где по адресу 01 записанослово 0010. Очевидно, что цикличесВыходная последовательность предлагаемого интегратора точно должна соответствовать выходной последовательности двоичного умножителя (интегратора последовательного переноса) при том же управляющем коде, Обозначим наличие импульса в тактовый момент времени в выходной последовательности через "1", а отсутствие импульса через "0", Выходная последовательность 5-разрядного двоичного умножйтеля приуправляющем коде 3 имеет вид 00110010001100110011001000110010.Разобьем указанную последовательность на восемь групп: 0011 0010 0011 0011 0011 0010 00110010 (1) Из этого следует, что укаэанные группы идентичны в течение первых трех тактов внутри каждой группы.Это особенность работы двоичного умножителя, поскольку импульсы в последнем снимаются с выходов обычного двоичного счетчика, причем импульсы, с выходов счетчика повторяются через строго определенные промежутки времени, Воспроизвести укаэанные группы эа исключением импульсов в четвертом такте можно путем циклического сдвига в сдвиговом регистре слова 0010. Импульсы в четвертом такте в каждой группе последовательности (1) формируются в определенные промежутки времени.Запишем в двоичной форме управляющий код, равный 131357956 Формула из обретения Составитель А. Чеканов Редактор Л. Лангазо Техред Л.Сердюкова Корректор Л, ПилипенкоЗаказ 6000/50 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Производственно-полиграфическое предприятие, г. Ужгород ул, Проектная, 4 ким сдвигом последнего в сдвиговом регистре 5 мы полностью сымитируем работу двоичного умножителя от старших двух разрядов при управляющем коде 01101. При этом за 32 такта, т.е. за восемь полных сдвига слова 0010 мы получаем восемь импульсов, Младшие три разряда управляющего кода (разряды 101) с регистра 1 поступают на 3-разрядный двоичный делитель, который за 32 такта входного сигнала, поступающегона вход 10 интегратора, формирует пять импульсов, поскольку управляющий код для него также равен пяти. Делитель 2 должен формировать для каждой группы из четырех импульсов импульс совпадающий во времени с четвертым импульсом в группе (1). Очевидно, что входная частота для делителя 2 должна быть ниже частоты импульсов на входе 10 интегратора и входе сдвига регистра 5 в четыре раза, поскольку делитель 2 формирует один импульс для группы иэ четырех импульсов, формируемых на выходе сдвигового регистра 4, Это в свою очередь и определяет разрядность делителя 2, равную трем, по" скольку последний формирует пять импульсов (для рассматриваемого примера) для восьми групп (8 = 324),Дня того, чтобы просинхронизиро-, вать время формирования импульсов двоичным делителем 2 к началу четвертого импульса, в рассмотренных группах (1) вводится сдвиговый регистр 4 и элемент 8. Цифровой интегратор последовательного переноса, содержащий М-разрядный регистр управляющего кода (М - разрядность управляющего слова), управляемый делитель частоты, причемвходы управляющего кода интеграторасоединены с информационными входами 5регистра управляющего кода, входсинхронизации которого соединен свходом импульса залиси интегратора,выходы младших разрядов регистра управляющего кода соединены с управляющими входами управляемого делителячастоты, о т л и ч а ю щ и й с ятем, что, сф целью повышения быстродеиствия, он содержит блок памятитаблицы приращений, два сдвиговых 15 Регистра, два элемента И, элементИЛИ, причем информ щионный вход интегратора соединен с входами синхронизации первого и второго сдвиговыхрегистров и первым входом первогоэлемента И, выхбд которого соединенс первым входом элемента ИЛИ, выходкоторого .соединен с выходом интегратора, вход начальной установки интегратора соединен с управляющими 25 входами первого и второго сдвиговыхрегистров, выход старшего разрядапервого сдвигового регистра соединенс информационным входом младшегоразряда первого сдвигового регистра,первым входом второго элемента И иинформационным вхоцом управляемогоделителя частоты, выход которого соединен с вторым входом второго элемента И, выход которого соединен с 35вторым входом элемента ИЛИ, выходыстарших разрядов регистра управляющего кода соединены с адресными входами блока памяти таблицы приращений, выходы которого соединены с ин формационными входами второго сдвигового регистра, выход старшего разряда которого соединен с информационнымвходом младшего разряда этого же регистра и вторым входом первого элемента И.