Устройство для диагностики многопроцессорной системы

(56)У 110Па 81.3(088.8)Авторское свид519, кл. О 0ент США У 3906 Г 11(00,етельство СССРР 11/00, 1982.1141,981. 4 7) зован ния н лител ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ВТОРСНОМУ СВИДЕТЕЛЬСТВ СтРОйстВО ДЛЯ ДИАГНОСТИКИ ИНОЦЕССОРНОИ СИСТЕМЫзобретение может быть испольдля автоматического обнаружеисправности в цифровой вычисной машине, состоящей не менее чем из двух процессоров. Целью изобретения является повышение точностидиагностики за счет одновременногосравнения выходных сигналов процессоров, Устройство для диагностики многопроцессорной системы содержит многоканальный коммутатор 1, осуществляющий подключение одноименных сигналов процессоров к схеме сравнения 2,шифратор 3, преобразующий результатсравнения в форму, приемлемую дляпоследующей обработки процессорами,блок управления 4, осуществляющийприоритетное подключение процессоровв режим контроля, а также прием и выдачу сигналов синхронизации и управления, процессоры с первого 5.1 пои-й 5.п. 5 ил.1357957 сн 5 Составитель. И. Нестеренкоанар , Техред Л,Сердюкова Корректо Шаро Редактор М. аказ 60 4 5 роектна зводственко-полиграфическое предприят жгород Тирак 671 НИИПИ Государстве по делам иэобрет 035, Москва, ЖПодписно ного комитета ний и открытий Раушская наб,Ч50 1 135795Изобретение относится к вычислительной технике и предназначено дляавтоматического определения адреса,неисправности в цифровой вычисли 5тельной машине, состоящей не менеечем из двух процессоров,Цель изобретения - повышение точности диагностики за счет одновременного сравнения выходных сигналов про Оцессоров.На фиг. 1 представлена функциональная схема устройства; на фиг. 2 и 3 функциональные схемы многоканальногокоммутатора, схемы сравнения, блока 15управления; на фиг. 4 и 5 - блок-схема алгоритма и временная диаграммафункционирования устройства соответственно,Устройство содержит многоканальный 20коммутатор 1, схему 2 сравнения, шиф."ратор 3, блок 4 управления, процессоры с первого 5.1 по и-й 5.п,Блок 4 управления (фиг, 2 и 3).содержит первую группу 6 элементов И, 25элементы И с первого 7.1 по р-й 7.рпятой группы, вторую 8, третью 9, четвертую 10 группы элементов И,элементы И с первого 11,1 по четырнадцатый11.14 шестой группы, первый элементИ 12,1 восьмой группы, четные элементы И 12.(2 п) восьмой группы, нечетныеэлементы И 12,(2 п) восьмой группы,десятую группу 13 элементов И, седьмую группу 14 элементов И, девятуюгруппу 15 элементов И, одиннадцатуюгруппу 16 элементов И, элементы ИЛИс первого 17.1 по (и 2)-й 17,(п)третьей группы, первую группу 18 элементов ИЛИ, элементы ИЛИ первый 19, 40и второй 19,2 второй группы, четвертую 20 и пятую 21 группы элементовИЛИ, четвертую группу 22 триггеров,триггеры 23,1 - 23,3, первой группы,вторую 24, пятую 25, третью 26 группы триггеров, блок 27 регистров индикации, регистр 28 идентификации исчетчик 29 времени.На схеме приняты следующие обозначения: и - количество процессоров;ш - количество контролируемых сигналов процессора;- номер запрашиваемого процессора;- номер процессора, выдавшего сигнал ошибки; р ="Ошибка"; 10; - сигнал "Время ожида 72ния обработки прерывания"; ОК сигнал "Окончание"; П , - сигнал "Прерывание" определяется по форму- лам ПР, = (ТО) (Т 01-.3)Т 01 Чр,1.1Г 1 ТОЛСТО; для 2 з.,с п;,)=з.г максу) ТОЛСТО, для= 1; КО Г, - сигнал "Коммутация по ошибке и готовности"; БСИ; - сигнал "Блокировка синхронизации"; УТПО- сигнал "Установка триггера памяти ошибки"; БК;, - сигнал "Блокировка коммутации"; СНОК О," - сигнал "Сброс по несравнению, окончанию ошибки"; ПП - сигнал "Переполнение"; ТО - сигнал "Триггер ошибки"; СОК О; - сигнал "Сброс по окончанию ошибки"; БТО - сигнал "Блокировка триггера ошибки"; БПР, - сигнал "Блокировка прерывания"; НПР, - сигнал ,"Неблокируемое прерывание"; СХ 1, СХ.2, СХ,З, СХ.4, СХ,5 - схемы блока управления соответственно прерываний, триггеров готовности, памяти ошибок, коммутации процессоров, индикации; 01 .- соответственно входы установки триггера в "О" и в "1".В исходном состоянии триггеры в "О" и сигналы имеют следующие значения: "1" - сел,С БК, ; СНОК, О, СОК 1 О 1 БПРБСИ"О" - ДГ ОК;, ПР КО., Г, ) УТПО, ПП, ТО", БТО НПР РБСИ;, ОШ, е 1 - программируемая ошибка;11 - наличие информации на 13-шинах;111 - успешное выполнение контрольной программы -м процессоромв асинхронном режиме;1 Ч - сигнал, не пользуемый процессором в асинхронном режиме;- при выполнении контрольнойпрограммы в асинхронном режиме -м процессором в последнем обнаружена ошибка ОШ =,по которой осуществляется неуспешное переключение (1 = )и ( = д+1) процессоров в синхронный режим;Ч 1 - в момент обработки прерывания(1 в ,1+1) процессором в последнем обнаружена ошибка ОШ+1, по кОторой выдача прерывания в (д =, + 2) процессорзакончилась подключением =)и ( =,)+2) процессоров в синхронный режим выполнения контрольной.программы;Ч 11 - синхронное выполнение контрольной программы;Ч 111 - обнаружено несравнение, по которому осуществляется подключение (+1) и +2) процессоров в синхронный режим выполнения контрольной программы;1 Х - обнаружено несравнение, покоторому осуществляется последовательность окончания поиска адресов ошибок= ) и(1 + 1) процессоров;Х - момент обнаружения несравненияХ 1 - подключены многоканальные коммутаторы по ошибке и готовности соответственно -(1 = ) и( =,)+2). процессоров.Устройство работает следующим образом,В асинхронном режиме функционирования процессоров 51, 5,2 5,посуществляется периодическое поочередное выполнение контрольной программы -м процессором с использованием аппаратных средств устройства.При поступлении сигнала Г; устанавливается в состояние "1 " соответствующийтриггер 26.п= готовности блока 4 управления, и на выходе элемента И 11,12 формируются сигналы БТО = "1",БПР = "0 , осуществляющие соответ 11 11ств енно разрешение через элементыгрупп элементов И и ИЛИ 1 9, 2,О . и ,9 . и , 8 . и . , 1 8 . и и установку триггера2 2 , и=ошибки и блокирование выдачисигнала прерывания с выходов элементов И группы б . и в процессоры . Одновременно состояние " 1 " триггера26,ц= через элементы групп элементовИ и ИЛИ 12,2 п, 20,п, устанавливают.в "1" триггер 24.п= коммутации,сигнал с которого поступает в многоканальный коммутатор 1, подключающийсигналы (п = ) процессора к схеме 2сравнения и в (п = ) процессор, покоторому начинается выполнение контрольной программы, Сигналы с выходовсхемы 2 сравнения, которая в асинхронном режиме выполняет функцию, аналогичную цифровому коммутатору, поступают через шифратор 3 в .регистр (п == ) процессора, информация. которого становится доступной контрольной про,грамме, В определенные такты синхронизации информация регистра (и = ) процессора сравнивается с набором эталонных констант программы и приуспешном выполнении контрольной программы в устройство поступает сигналсел.С , по которому триггеры блока 4 управления устанавливаются в исходное состояние.При обнаружении непрограммируемой ошибки в блок 4 управления выдается сигнал ОШ ;, по которому в "1" устанавливается триггер 22.п = 1 = 3, сигнал с которого через элементы И 16.п =и 11,1 формирует сигнал СОК О; = "0", переключающий схемы блока 4 управления в исходное состояние, с последующей повторной установкой в "1" триггера 22,п =сигнал с которого через элементы групп элементов И и ИЛИ 7.р, 7.п, б.п =,1+ формирует сигнал ПР д - + 1 = "1", поступающий по схеме приоритета, определяемой формулой,в следующий по номеру функционирующий ( + ) процессор, а также черезэлементы групп элементов И и ИЛИ 7,р, 17.п, 19.1 формирует сигнал НПР = "1", устанавливающий триггеры23,1, 23,2 в и через элемент И13.п ==,1, 12,2 п, 20,п устанавливает в "1" триггер 24.п ==,). Синверсных выходов триггеров 23.1 и23,2 сигналы блокируют установку соответственно триггеров 22,п и 24.пв "1" при поступлении сигналов ОШ= и в момент обработки прерывания+ 1) процессором. С прямого выхода триггера 23.1 сигнал через элемент И 11,5 включает счетчик 29 времени, циклически сбрасывающий в конце определенного интервала времени и выдающий сигнал 10; = 1", котооый через элементы Ии ИЛИ 11.6,8.п=+ +1, 18,п устанавливает в "1" триггер 22,п = , + 1 при отсутствии сигналов ОН,=д+1, Г; =д+1.При поступлении сигнала ОШ; = 1+1 от участвующего в обработке прерывания ( +1) процессора устанавливается через элементы 9.п = 1+1, 8.п в "1" триггер 22,п = )+1, сигнал с которого через элементы групп элементов И и ИЛИ 7.р, 17,п, б.п = 1+2 формирует сигнал ПР =+ 2 = "1", поступающий в ( + 2) процессор. При неуспешной обработке сигнала ПР. про 5 135795цессорами триггеры 22.п устанавливаются ц, "1" и формируют сигналы (ТОкоторые через элементы 11,9, 19.1,11,3 формируют сигнал ПП = "1",5устанавливающий в "1" трйггер 23.3,состояние которого индицируется регистром 28 идентификации. При успешнойобработке сигнала ПР = ) + 2 от 1 О"1" триггер 26.п = ) + 2, сигнал скоторого формирует сигналы БТОБПР = "О" КО Г =,)+2 = 51= "1". Сигнал БПР = "0" через элементы 11.5, 11.6, .6.п соответственносбрасывает значение счетчика 29 времени, блокирует выдачу сигнапов 10,и ПР Сигнал БТО = "1" разрешает 2 Оустановку в "1" триггеров 22,п сигналами ОШ = и = "1", при выполненииконтрольной программы (1 = 1), (Д ++ 2) процессорами в синхронном режиме, который включается по сигналу 2 бКОГ = Д + 2 = "1".Таким образом,поступающие сигналы, ОШ = и = "1" запоминаются и не прерывают выполнение контрольной ЗО программы, кроме сигнала ОШ =,)+2 = = "1", поступившего на (3 + 2) процессора. По сигналу ОШ; =+ 2 = "1" выполняется последоватеЛьность переключений, аналогичная выполненной по сигналу ОШ =в асинхронном,режиме выполнения контрольной программы и обозначенной на временной диаграмме номером Ч, Сигналы КО = 1, Г; = "1", КОГ, = )+2 = "1" с выходов 4 О триггеров 24,п =,) = , 24.п = д =,)+2 поступают в многоканальный коммутатор, подключающий сигналы .и), (п = 3 +2) процессоров к схеме 2 сравнения, реализующей функцию сложения по модулю два одноименных сигналов, и производят включения (,1 == и), +2 = и), процессоров в синхронный режим выполнения контрольной программы.бОПри сравнении сигналов процессоров с выходом схемы 2 сравнения сигналы формируют сигнал БСИ = "1", При несравнении с прямого выхода элемента И 11.14 сигнал БСИ," = "0" поступает в= 3. = и), (1+2 = и) процессоры, из которых ( + 2) процессор при программируемой ошибке не формирует сигнал РБСИ; ж +2 ф", При 76непрограммируемой ошибке сигнал РБСИ; = )+2 = "1" через элементы 11.8, 11.7, 11,4 формирует сигналы СНОК О," = "О" УТПО .= ",1", по которым соответственно устанавливаются в "0" триггеры 23.2, 24.п и устанавливается через элемент 14.ц =,) в"1" триггер 25,п =:=памяти ошибки, При несравнении с выходов шифратора 3 сигналы адреса несравнившегося сигнала осуществляют асинхронную установку в "1" соответствующие разряды регистра 27,п =,) индикации. Сигнал БК= "1" с выхо 1,да триггера 232 разрешает установку в ".1" триггера 24.п =,)+1, а сигнал с инверсного выхода триггера 25.п = - запрещает установку в "1" триггера 24.п = 1 =:и блокирует изменение кода в регистре 27.п =,)По окончании действия сигнала СНОК," О, = "0" формируется сигнал БСИ," = ",1" и одновременно включаются триггеры 24.п = +124.п =,)+2, по сигналам которых выполняется последовательность переключений, аналогичная выполненной при контроле (и =,) = ) процессора и обозначенная на временной диаграмме номером Ч 111.По окончании контроля процессоров с инверсных выходов, установленныхв "1" триггеров 25,п, сигналы, равные значению "0", запрещают по входам элементов 13,п действие сигналов ТО и через элементы 13.п,11.10, 11,13, 11,11 формируют сигнал СОК," О; = "0", устанавливающий триг-" геры блока 4 управления в "0", кроме триггеров 25.п, установка в "0" которых осуществляется сигналом сел.С- "0" по окончании восстановления в работоспособное состояние процессоров, а также сигналы, равные значению "1", с прямых выходов триггеров- "1", 26.п = 1+2 = "1", через элементы 21.п == , 15,п = 1,2, 21.п= =,1+1 формирует сигналы ОК = 1. = и== п = "1" блокирующие выдачу сигналов ОШ == ОШ = )+ - ц 1 цИспользование в устройстве одновременного сравнения выходных сигналов процессоров при сравнительно минимальных аппаратных средствах увеличивает точность локализации неисправности, кроме того, процесс кон7 13троля автоматический и может быть использован при отладке цифровых вычислительных машин,Практически устройство реализуетсяс применением интегральных микросхем,сравнимых по быстродействию с интегральными микросхемами, применяемымив процессорах. 57957 дами элементов И второй и третьей групп выходы элементов И второй, третьей и четвертой групп соединены соответственно с первыми, вторыми и третьими входами элементов ИЛИ первой группы, выходы первого и второго элементов И пятой группы соединены с первыми входами соответственно первого и второго элементов И первой 10 формула из обретения группы и соответственно с первым ивторым входами первого элемента ИЗИвторой группы, выходы нечетных - стретьего по (р)-й и выходы четных -с четвертого по р-й, где р:2(п),элементов И пятой группы соединены соответственно с первыми и вторыми входами элементов ИЛИ третьей группы,выход первого элемента И шестойгруппы соединен с единичным входомпервого триггера первой группы, выход второго элемента И шестой группы соединен с единичным входом второго триггера первой группы, выходтретьего элемента И шестой группы Устройство для диагностики многопроцессорной системы, содержащее блок управления и схему сравнения, о т л и ч а ю щ е е с я тем, что, с целью повышения точности диагностики за счет одновременного сравнения выходных сигналов процессоров, устройство содержит многоканальный коммутатор и шифратор, причем группа информационных входов многоканального коммутатора является группой входов устройства для подключения к информационным выходам с первого по п-й процессоров, управляющий вход многоканального коммутатора соединен с выходом "Коммутация по ошибке и готовности" блока управления, группа выходов.многоканального коммутатора соединена с группой входов схемы сравнения, группа выходов которой соединена с группой входов шифратора и группой входов сигналов ошибки блока управления, входы шифратора являются выходами устройства для подключения к информационным входам с первого по и-й процессороц и соединены с группой входов команды блока управления, выходы "Блокировка синхронизации, "Коммутация по ошибке и готовности", "Прерывание" и "Окончание" блока управления являются выходами устройства для подключения к входным шинам управления с первого по и-й процессоров, входы "Ошибка", "Разрежение блокировки синхронизации", "Селективный сброс".и "Готовность" блока управления являются входами устройства для подключения к выходным шинам управления с первого по л-й процессоров, причем блок управления содержит одиннадцать групп элементов И, пять групп элементов ИЛИ, пять групп триггеров, блок регистров индикации, регистр идентификации, счетчик времени, причем выходы элементов И первой группы образуют выход "Прерывание" блока управления и соединены с первыми вхо 15 20 25 соединен с единичным входом третьего триггера первой группы, выходчетвертого элемента И шестой группысоединен с первыми входами элементовИ седьмой группы, выход пятого элемента И шестой группы соединен со счетным входом счетчика времени, выход шестого элемента И шестой группы соединен с вторыми входами элементов З 5 И второй группы, выход седьмого элемента И шестой группы соединен с нулевым входом второго триггера первой группы и с нулевыми входами триггеров второй группы, с первыми входа ми четных элементов И восьмой группы,с первыми входами нечетных элементов И восьмой группы, с первым входом второго элемента И шестой группы, прямой и инверсный выходы восьмого 45 элемента Ишестой группы соединены соответственно с первыми входами четвертого и седьмого элементов И шестой группы, выход девятого элемента И шестой группы соединен с первым входом,треб 0 тьего элемента И шестой группы, выход десятого элемента И шестой группы соединен с первыми входами элементов И девятой группы и с первым входом одиннадцатого элемента И шестой 55 группы, выход двенадцатого элементаИ шестой группы соединен с нулевыми входами триггеров третьей и четвертой групп, с нулевым входом первого триггера первой группы, с первым вхо 1357957 1 Одом первого и вторыми входами четвертогс, седьмого элементов И шестой группы и с первыми входами элементов И четвертой группы, прямой выход тринадцатого элемента И шестой группы соединен с вторыми входами. элементов И первой группы и с первыми входами пятого, шестого элементов И шестой группы, инверсный выход тринадцатого элемента И шестой группы соединен с первым входом второго элемента ИЛИ второй группы и с вторым входом одиннадцатого элемента И шес." той группы, инверсный выход одиннад цатого элемента И шестой группы сое динен с первым входом двенадцатого элемента и шестой группы, прямой вы " ход четырнадцатого элемента И шестой группы является выходом блокировки синхронизации блока управления, инверсный выход четырнадцатого элемента И шестой группы соединен с первым входом восьмого элемента И шестой группы выходы элементов И седьмой группы соединены с единичными входами триггеров пятой группы, выходы четных и нечетных элементов И восьмой группы соединены соответственно с первыми и вторыми входами элементов ИЛИ четвертой группы, выходы элементов И девятой группы соединены с Первыми входами элементов ИЛИ пятойо группы, прямые выходы элементов И десятой группы соединены с вторыми Входами нечетных элементов И восьмой. группы, инверсные выходы с первого По и-й элементов И девятой группы соединены соответственно с третьими входами с третьего по (2 п)-й элементов И восьмой группы, с четвертыми входами с пятого по (2 П)-й элементов И восьмой группы, с (и+1)-ми входами, начиная с 2 п, элементов И восьмой группы, инверсные выходы элементов И одиннадцатой группы соединены с второго по (и+1)й входами двеннадцатого элемента И шестой группы, выходы элементов ИЛИ первой группы соединены с единичными входами триггеров четвертой группы, прямой выход первого элемента ИЛИ второй группы соединен с вторыми входами первого и второго элементов И шестой группы и с третьим входом одиннадцатого элемента И шестой группы, инверсный выход первого элемента ИЛИ второй группы соединен с вторым входом третьего элемента И.шестой группы, выход второго элемента ИЛИ второй группы соединен с вторыми входами элементов И четвертой группы, выходы элементов ИЛИ третьей группысоединены с первыми входами с третьего по п-й элементов И первой группы и с третьего по и-й входами первого элемента ИЛИ второй группы, выходы элементов ИЛИ четвертой группы соединены с единичными входами триггеров второй группы-, выходы элементовИЛИ пятой группы образуют выход1 11Окончание блока управления, пря мой выход первого триггера первой группы соединен с вторыми1входами пятого и шестого элементов Ишестой группы, инверсный выход перч, вого триггера первои группы соединен 2 О с вторым входом второго элемента ИЛИ второй группы инверсньй выход второго триггера первой группы соединенс третьим входом первого элемента Ивосьмой группы и с четвертыми входа 25 ми нечетных элементов И восьмой группы, выход третьего триггера первой группы соединен с входом записи регистра идентификации выходы триггеров второй группы соединены с вторы- ЗО ми входами элементов И седьмой груп.- пы и образуют выход "Коммутация по ошибке и готовности" блока управления, прямые выходы триггеров третьейгруппы соединены с первыми входамиЗБ элементов И одиннадцатой и вторымивходами четных элементов И восьмойгрупп и с вторыми входами элементовИ девятой группы, инверсные выходытриггеров третьей группы соединены4 О с входами тринадцатого:элемента Ишестой группы и с третьими входамиэлементов И седьмой группы, прямыевыходы триггеров четвертой группы со;единены с первыми входами элементов 45 И пятой группы и с (и 1) ми входамичетных элементов И пятой группы, с входами девятого элемента И шестой группы, с вторыми .входами элементов И одиннадцатой группы и с первыми БО входами элементов И десятой группы,инверсные выходы триггеров четвертой группы соединены с вторыми входами элементов И пятой группы и с (п)- ми входами нечетных элементов И пя той группы, прямые выходы триггеровпятой группы соединены с вторыми входами элементов ИЛИ пятой группы и с информационными входами регистра идентификации, инверсные выходы триг 11 135795712 герон пятой групп соединены с вто- . группы, с четвертыми входами элеменрыми входами элементов И десятой тов И седьмой группы, с (и+2)-м вхогруппы и с блокировочными входами дом двенадцатого элемента И шестой .регистров индикации блока регистров группы и с нулевым входом третьего индикации, входы готовность", "Раз- триггера первой группы, группа вхорешение блокировки синхронизации".и дов сигналов ошибки блока управления и 11Ошибка блока управления соединены соединена с входами четырнадцатого соответственно с единичными входами элемента И шестой группы, группа триггеров третьей группы, с вторым 10 входов команды блока управления соевходом восьмого элемента И шестой динена с информационными входами регруппы, с вторыми и третьими входами гистров индикации блока регистров инэлементов И соответственно третьей и дикации, выход счетчика времени соечетвертой групп, вход "Селективный динен с третьим входом шестого элесброс блока управления соединен с мента И шестой группы,11нулевыми входами триггеров пятой1357957УСТРОЙСТВО ДЛЯ ДИАГНОСТИКИ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ Асиккрон. рЕгк. прасс неа 1 о ормиро аниескоке О;=О да Устано ка 77;:1"ЯУстаноок а тС =С =1" нет200 щ. О,в ю 21Фвркироана СНОк, О,=О" г 5Продал,житьгврогра мму 25 Выдать сигнал Оф =1" 27 Процесс ору в, лродоюкив 7 ь асин . еж 29 Выдапчь гигнал ОК; =1" о 1 вРормирооеание СО/11 вв 7, =П" данетфОВ в 1)дабысть сигнал% =1" данет 22ЬСИ: 0в ьда нетдРбсйр 1 гб оа соормиро аниеСНОК,; Ос фав УПО =1" нет 2 о тальк 1 Юа Усманова 7 ЕЧР,к"Запрос на выполнение контрольной программы -м процессором в асинхронном режимеФормирование сигналов БПР, = Овв БТО =вв 1 в 24 п =1 вв выполнение программы. Анализ непрограммируемой ошибки -гопроцессора, "при ОШ,="1 - переход к .выполнению контрольной программы Ц-мипроцессорами в синхронном режиме. Запрос на выполнение контрольнойпрограммы Ц-ми процессорами в синхронном режиме. формирование сигналов БК," = ОКО 1. : для -го процессора; уставновка триггеров: 23="в 23 в = в 24 =1"; включение счетчика времени.вв Анализ состояния триггера переполнения по ошибке -х процессоров,Обработка прерывания -м процессором,Формирование сигналов: БПР; = Овв вв. БТО=КОГ= 1для - го процес-фэсора, который переключается в синхронный режим для выполнения контрольной программы,При ОШ =1 - прерывание выдается в следующий работоспособный процессор. Анализ - -м процессором ошибки;РБСИ =1 - означает наличие непрог 1раммируемой ошибки. Формирование сброса по несравнениюи запоминание в 27 п,28 - соответственно адресов ошибок и номеров процессоров. Анализ напичия дополнительного запроса на контроль: При ТО =1 - в1 кконтроле участвуют 1+Е - процессор и процессор - ; -, ранее использовавшийся для контроля -го процессор При ОК 1 - -й процессор перекключается,в асинхронный режим