Цифровой синтезатор частоты

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 51) 4 Н ОЗ.Ь 7 АНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ ВТОРСНОМУ СВИДЕТЕЛЬСТ 65/24-09(56) Авторское свидетельство СССР 9 1117839, кл. Н 03 Ь 7/18, 1984.Авторское свидетельство СССР У 1172011, кл. Н 03 Ь 7/18, 1984.(54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ (57) Изобретение относится к радиотехнике. Цель изобретения - уменьшение шага сетки синтезируемых частот при одновременном повышении быстродействия. Цифровой синтезатор частоты содержит кольцо фазовой автоподстройки, состоящее из перестраиваемого генератора 1, смесителя 2, делителя 3 частоты с переменным коэффициентом деления, фазового детектора 4 и фильтра 5 нижних частот, опорный генератор 6, делитель 7 частоты с фиксированным коэффициентом деления, датчик кода (ДК) 8 частоты, сос" Я 01356222 тоящий из сумматоров 15 и 16 кодови буферного регистра 17, сумматоры9 и 10 кодов, регистры 11 и 14 памяти, блок постоянной памяти (БПП) 12и ЦАП 13. При изменении кодов отсчетов синусоиды на разрядных выходахДК 8, поступающих на соответствующиевходы сумматоров 9 и 10, частотасигнала на выходе ЦАП 13 дискретноизменяется и кольцо фазовой автоподстройки синтезирует выходную частотусигнала с заданным шагом сетки частот. Повышение быстродействия достигается за счет увеличения частотысравнения на втором входе фазовогодетектора 4 путем уменьшения коэффициента деления делителя 7Устр-вопо п,1 ф-лы отличается введением БПП12, в который записываются округленные до целого числа коды отсчетовсинусоиды, и регистра 14, которыйсовместно с сумматором 9 образует накапливающий сумматор, Устр-во по п.2ф-лы отличается выполнением ДК 8.1 з.п. ф-лы, 1 ил.,Изобретение относится к радиотехнике и может бьть использовано в приелопередающей и измерительной аппаратуре.Целью изобретения является уменьшение шага сетки синтезируемых частотпри одновременном повышении быстродействия.На чертеже представлена электричес"10кая структурная схема цифрового синтезатора частоты.Цифровой синтезатор частоты содержит перестраиваемый генератор 1, смеситель 2, делитель 3 частоты с переменным коэффициентом деления (ДПКД),фазовый детектор 4, Фильтр 5 нижнихчастот, опорный генератор 6, делитель 7 частоты с фиксированным коэффициентом деления (ДфКД), датчик 8 20кода частоты, первый сумматор 9 кодов,второй сумматор 10 кодов, первый регистр 11 памяти, блок 12 постояннойпамяти (БПП), цифроаналоговый преобразователь (ЦАП) 13, второй регистр 2514 памяти. При этом датчик 8 кода.содержит первый сумматор 15 кодов,второй сумматор 16 кодов, буферныйрегистр 17,Цифровой синтезатор частоты рабо- ЭОтает следующим образом.В БПП 12 записаны 2 округленныхдо целого числа отсчетов синусоиды,например д = (2 - 1)йж в2 о , гдеТ - количество разрядов слова в ячейках памяти БПП 12, Н - количестворазрядов в адресе ячейки, 3, - текущийадрес ячейки, изменяющийся от 0 до2 -1. Если на первом разрядном выходе 40ндатчика 8 кода число 8 равно нулю,а на втором разрядном выходе числояФ О, то с каждым тактовым импульсом й с выхода опорного генератора 6содержимое первого регистра 11 увеличивается на величину я, посколькусодержимое первого регистра 11 суммируется с числом я во втором сумматоМре 10. При этом на вход заема второгссумматора 10 не поступает сигнал свыхода переноса первого сумматора 9.Код на выходе первого регистра 11 поступает в виде адреса на БПП 12, свыхода которого кодотсчета синусоиды поступает на вход ЦАП 13, на выходе которого Формируется отсчетсинусоиды с фазой 2 о р/2 каждые1/о секунд и частота сигнала на вьходе ЦАП 13 в этом режиме равна Г:-ф.лсжРлявят,ся от Г/2 до Г./4 (выбирать значения д макс,больше,чем 2 нецелесообразно) .11 ри сменле кода я на втором разрядном выходе датчика 8 кода частоты сигнал на выходе ЦАП 13 изменяется и устанавли-, вается не позднее, чем через один период сигнала опорной частоты Г плюс время выборки БПП 12 и время установления ЦАП 13.Рассмотрим случай, когда код 8на первом разрядном выходе датчика 8 кода не равен нулю. Первый сумматор 9 и второй регистр 14 образуют так называемый накапливающий сумматор скемкостью 2 , при этом на выходе переноса первого сумматора 9 будет возник кать импульс переполнения каждые е/2 периодов опорной частоты 2 . С этойодискретностью синусоида на выходе ЦАП 13 будет получать приращение фазы. В связи с этим частота сигнала на выходе ЦАП 13, равная Г р/2 , получитН приращение, равное .о 22 . Время, необходимое для установки этого приращения частоты на выходе ЦАП 13,2равно - тактов опорной частоты ГкоТаким образом,при изменении кодов Я к и 8 на соответствУющих входах первого и второго сумматоров 9 и 10 частота сигнала на выходе ЦАП 13 может изменяться от Г,/2" до Г /4 ск+ндискретом: Г,/2 , Кольцо фазовой автоподстройки, образованное перестраиваемым генератором 1, смесителем 2, ДПКД 3, фазовым детектором 4 и Фильтром 5, при частоте сигнала на втором входе фазового детектора 4, равной У /2 , где 2 - коэффициентЬ ьделения ДФКЦ 7, синтезирует частотувык ф смфгде Г - частота сигнала на втором входе смесителя 2; 11 - коэффициент деления ДПКД 3,Если выбрать параметры цифрового синтезатора частоты таким образом, чтобы изменение частоты Е с выходасм ЦАП 13 было не меньше величины Г /2 то будет перекрываться диапазон часто Гомас мкн + 112 т" При этом с уменьшением шага сетки сннтезируемых частот путем увеличе11 ь 111 я 1 э 11 э н1с 111 бь е т 1 ии 1 с т 1екэ т осл 1;1 ься прежним, пока снэ 1 ку 1 лется условие К. + 3, поскольку быстродействие установки частоты при изме 5 ненни коэффициента И составляет, как минимум, несколько периодов (до десяти) частоты на выходе ДФКД 7 или при,1.+Эмерно 2периодов опорной частотыТ.е, допускается увеличение колин 43 чества синтезируемых частот в 2раза при сохранении быстродействия без изменения диапазона. Посколькун.ьвеличина 2 может составлять несколько пОРЯДков то Возможно пОВы 15 сить быстродействие, увеличив частоту сравнения на втором входе фазового детектора 4 путем уменьшения коэффициента деления ДФКД .7. Шаг сетки часнк тот остается равным Г /2 , Таким 20 образом удается получить значительное увеличение количества синтезируемых частот при повышении быстродействия,Поскольку максимальное значение частоты Г может превосходить значе ние частоты на выходе ДФКД 7, то значения синтезируемых частот при смежных значениях коэффициентов деления ДПКД 3 могут перекрываться и при этом нарушается однозначное соответствие З 0 между кодом частоты И, поступающим на вход датчика 8 кода, и выходной частотой цифрового синтезатора частоты. Кроме того, при наличии намладших К+М выходах датчика 8 кода нуле 35 вых состояний напряжение на выходе ЦАП 13 является постоянным и нормальная работа цифрового синтезатора частоты нарушается. Для исключения этих явлений и для обеспечения линейного 40 и взаимно однозначного соответствия синтезируемой частоты входному коду частоты И и исключения запретных ком" бинаций кодов частоты датчик 8 кода содержит буферный регистр 17, первый. 45 и второй сумматоры 15 и 16. При этом на второй вход первого сумматора 15 поступает постоянное число И , определяющее максимапьное значение частоты Г м, а на второй вход второго сумматора 16 поступает постоянное число И , определяющее минимальныйМИНкоэффициент деления ДПКД 3. Выходы младших К разрядов буферного регисрл 17 .являются первсц группой выходов датчика 8 ко- ф да, М выходн средних разрядов буферного репи 1 л 17 с (К+1)-го по (К+М)-й и иены к М младшим разряглм нервгэ нхсдл Н-рл рнлОгперого сусллторл 15. При этм н; Н-Гетлрших разрядов первого вхопл 1.рВого сумматора 15 подан код 0001,где "1" (М+1)-м разряде. Вьходы первого сумматора 15 являются Н-разрядным вторым выходом датчика 8 кода,причем выполняется соотношение Н-Г 1=1.,где 2 - коэффициент деления ДФКД 7.Второй сумматор 16 осуществляет суммирование числа с выхода старших разрядов (начиная с (К+М+1)-го) буферного .регистра 17 с постоянным числомИи выходы второго сумматора 16 являются третьим разрядным выходом датчика 8 кода,Предположим, что код Г равен нулю. Тогда при нулевом состоянии младших К+М разрядов буферного регистра17 частота сигнала Гс на вы;:оде ЦАП13 будет равна своему минимальномуию см о 2 где 2вес сигнала логической единицы на .входе (М+1) второго сумматора 10, Помере увеличения значения кода на К+Ммладших разрядахбуферного регистра17 частота Й будет увеличиватьсясми, когда на входах первого и второгосумматоров 9, 1 О будут присутствоватьвсе единицы, достигает своего максимального значения 2 (2 - 1) 2см мскс . о 2 кн2 х нчо 2 к+ о о 2 ф Разность между максимальным и минимальным значениями частоты т. при Н - М = 1. равна на величину шага сеткикнчастот Е, /2 меньше частоть сравнения Г /2 " на втором входе фазовогоодетектора 4.Если теперь код частоты И увеличится . на единицу младшего разряда, то частота Кстанет равной своему минимальному значению, а коэффициент деления ДПКД 3 увеличится на единицу, так как появится дополнительная единица на выходе второго сумматора 16, и выходная частота 6 ы увеличится ровно на величину шага сетки частот/2 кноПри Г 1 о = 0 частота Гск будет изменяться от значения Г, /2" до значениякн2 Г /2 - Г /2 и при больших знлчео ониях может оказаться достаточно низкой. Этот недостаток устраняется при1356222 Ко Гк м Формула и з о б р е т е н и я 1, Цифровой синтезатор частоты, содержащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом деления, фазовый детектор, фильтр нижних частот,перестраиваемый генератор, смеситель и делитель частоты с переменным коэффициентом деления, выход которого подключен к другому входу фазового детектора, первый сумматор кодов, последовательно соединенные второй сумматор кодов и первый регистр памяти, выход которого подключен к первому кодовому входу второго сумматора кодов, цифроаналоговый преобразователь и датчик коца частоты, первый разрядный выход котоСоставитель Редактор А, Долинич Техред Л,Сер Корректор А, Зимокосов дюкова Заказ 5812/55 Тираж 900 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д, 4/5роиееодстиеиио-полигре ические предприятие, г. кгород тл, Проектиея,установке ненулевого значения кода Ы,дУ что сдвигает все частоты по выходу ЦАП 13 (и выходные частоты цифрового синтезатора частоты) в сторону1 оувеличения на Г2 нВыходная частота при этом может быть записана в виде Видно, что код И позволяет в определенных пределах корректировать смещение краев диапазона синтеэируемых частот с дискретностью Г /2 Гц,нМаксимальное значение И ограничивается условием Г сто/4 и не должно превышать величины 2 " - 1Таким образом, цифровой синтезатор частоты позволяет значительно увеличить количество синтеэируемых частот путем уменьшения шага сетки частот при одновременном улучшении быстродействия путем повышения частоты сравнения на фазовом детекторе. При этом не происходит ухудшения спектральных характеристик выходного сигнала,рого соединен с первым разрядным входом первого сумматора кодов, о т л ич а ю щ и й с я тем, что, с цельюуменьшения шага сетки синтезируемыхчастот при одновременном повышениибыстродействия, между выходом первогорегистра памяти и входом цифроаналогового преобразователя введен блок 10 постоянной памяти, а также введенвторой регистр памяти разрядные входи выход которого подключены соответственно к разрядному выходу и второму разрядному входу первого сумма 1 б тора кодов, выход цифроаналоговогопреобразователя соединен с вторым входом смесителя, тактовый вход первого регистра памяти объединен с тактовым входом второго регистра памяти 20 и подключен к выходу опорного гене- .ратора, второй разрядный вход второго сумматора соединен с вторым разрядным выходом датчика кода частоты, третий разрядный выход которого подключен к 25 установочным входам делителя частотыс переменным коэффициентом деления, а выход переноса первого сумматора кодов соединен с входом заема второго сумматора кодов.30 2. Синтезатор частоты по п.1, о т -л и ч а ю щ и й с я тем, что датчик кода частоты содержит буферный регистр, первый и второй сумматоры кодов, при этом выходы младших К раэряЗ 5 дов буферного регистра, кодовые выходы первого и второго сумматоров кодов являются соответственно первым, вторым и третьим разрядными выходами датчика кода частоты, выходы разрядов 40 буферного регистра с (К+ 1)-го по(К+М)-й подключены поразрядно к М младшим разрядам первой группы входов первого сумматора кодов, ф+1)-й вход первой группы входов которого подклю 4 б чен к шине логической единицы, авходы старших разрядов первой группы входов первого сумматора объединены и подключены к шине логического нуля, выходы старших разрядов буферного ре гистра подключены поразрядно к первойгруппе входов второго сумматора кодов Ю. Ковалев