Регистр сдвига

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ ПУБЛИК 119 11 С 190 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(57) Изобретение относится к вычислительной технике и может быть использовано В матричных мстроиствд. слвигд информации. Целью изобретения является повышение быстротсйствия регистра и обеспечение возможности работы в лвухтактном (обычном) и потактном (ускоренном) режимах сдвига. Для лостижения этой пели в каждую ячейку памяти матричного накопителя, состояшую из двух триггеров, исоти элементов И и двух элементов 11,И, введены епе два элемента 1 и олин элемент ИЛИ, позволяюпие обеспечить потдктный режим вволд и слвигд информации.2 ил. оЖданова юл. М. А. олзи088.8свиде олзина ельство ССС 9/00, 1978.виков Г. И.овых машин.с, 121 - 124,ПринциЛ.: Марис. 4 -А., 1-1циф 1974,пы ошин16 аИзобретение относится к вычислительной технике и может быть использовано в матричных устройствах сдвига информации.Цель изобретения - повышение быстродействия и обеспечение возможности работы в двухтактном (обычном) и потактном (ускоренном) режимах сдвига. На фиг. 1 приведена схема регистра сдвига; на фиг. 2 - схема ячейки памяти.Регистр сдвига (фиг.) содержит ячейки 1 памяти, каждая из которых имеет четыре информационных входа для приема информации слева 2, сверху 3, справа 4 и снизу 5 и выход 6.Показаны также управляющие входы сдвига вправо 7, вниз 8, влево 9 и вверх 10, первый 11 и второй 12 тактовые входы, входы разрешения двухтактного 13 и потактного 14 режимов сдвига (фиг. 1).Ячейка памяти (фиг. 2) содержит восемь элементов И 15 - 22, три элемента ИЛИ 20 23 - 25 и два Р-триггера 26 и 27.Регистр сдвига работает следующим образом.Режим работы двухтактный. Примем для определенности, что двоичная информация будет продвигаться слева направо.Перед вводом триггеры всех ячеек памяти (ЯП) устанавливаются в состояние О (цепь предварительной установки триггеров ЯП на фиг. 2 не показана). На вход 7 подается потенциальный сигнал, разрешающий продвижение информации по регистру вправо: элементы И 15 ячеек памяти подготавливаются к пропуску информации вправо. На шину 13 подается потенциальный сигнал, разрешающий работу ЯП в двухтактном режиме, при этом обеспечивается последовательное соединение друг с другом первого и второго триггеров ЯП. На шины 11 и 12 поступают импульсы обеих тактовых )оследовательностей.40По такту Т входная информация поступает на входы 2 левых ЯП, образующих первый столбец матрицы. Эта информация, проходя через элементы И 15, ИЛИ 23 запоминаются триггерами 26 ячеек памяти первого столбца матрицы регистра.По такту Т 2 информация на входы 2 не поступает. С выходов триггеров 26 информация проходит через элементы И 19, ,ИЛИ 24 и запоминаются триггерами 27 ячеек памяти первого столбца матрицы. 50По очередному такту Т 1 (второму по счету) новая информация поступает на входы 2 левых ЯП и запоминаются триггерами 26 ячеек памяти первого столбца матрицы. Кроме того, тактовым импульсом Т 1 разрешается перепись информации из триггеров 27 55 ячеек памяти первого столбца матрицы в триггеры 26 ячеек памяти второго столбца матрицы. По очередному такту Т 2 (второму по счету) на входы 2 информация не поступает. Тактовый импульс Т 2 разрешает перепись информации из триггеров 26 ячеек памяти первого и второго столбцов матрицы в триггеры 27 ячеек памяти этих столбцов матрицы.Дальнейшие запись и продвижение информации происходят аналогичным образом. По окончании записи информация в регистр сдвига с входа 7 снимается.Режим работы потактный. Перед вводом триггеры всех ЯГ устанавливаются в состояние О. На вход 7 подается потенциальный сигнал, разрешающий продвижение информации вправо. На вход 14 подается потенциальный сигнал, разрешающий работу ЯП в потактном режиме, этот сигнал поступает на управляющие входы элементов И 20 и 21, обеспечивая параллельное соединение друг с другом первого и второго триггеров во всех ЯП. На входы 1 и 12 поступают импульсы обеих тактовых последовательностей.По такту Т входная информация поступает на входы 2 левых ЯП. Проходя через элементы И 15, ИЛИ 23, она запоминается триггерами 26 ячеек памяти первого столбца матрицы.По такту Т 2 на входы 2 левых ЯП поступают вторые разряды входной информации. Проходя через элементы И 20, ИЛИ 24, эти разряды запоминаются триггерами 2 ячеек памяти первого столбца матрицы. Кроме того, информация, хранящаяСя на триггерах 23 первых ЯП, проходя через эле. менты И 21, ИЛИ 25 ячеек памяти первого столбца матрицы, поступает через элементы И 15, ИЛИ 23 на запись в триггеры 26 ячеек памяти второго столбца матрицы.По очередному такту Т 1 (второму по счету) следующие (третьи ) разряды входной информации поступают на входы левых ЯП. Проходя через элементы И 15, ИЛИ 23, онп запоминаются триггерами 26 ячеек памяти первого столбца матрицы. Кроме того, первые разряды входной информации через открытые элементы И 22, ИЛИ 25 с выходов триггеров 2 ячеек памяти второго столбца матрицы поступают на запись в триггеры 26 третьего столбца матрицы, а вторые разряды с выходов триггеров 27 первого столбца матрицы поступают на запись в триггеры 26 второго столбца матрицы.Таким образом, три такта (два такта Т 1 и один такт Т 2) трехразрядная информация помещена в матричный регистр. При двухтактном управлении сдвигом на такую запись требуется 6 тактов (три такта Т 1 и три такта Т 2) . По окончании записи информации в регистр сдвига с входа 7 снимается сигнал.1298804 Формула изобретения Фиг Регистр сдвига, содержащий матрицу ячеек памяти, каждая из которых состоит из первого и второго Р-триггеров, шести элементов И и двух элементов ИЛИ, причем выходы первого, второго, третьего и четвертого элементов И соединены с входами первого элемента ИЛИ, выход которого соединен с Р-входом первого Р-триггера, выходы пятого и шестого элементов И соединены с входами второго элемента ИЛИ, выход которого соединен с Р-входом второго Р-триггера, С-входы первого и второго Р-триггеров являются соответственно первым и вторым тактовыми входами регистра сдвига, первые входы первых, третьих, вторых и четвертых элементов И каждой ячейки памяти являются управляющими входами сдвига вправо, влево, вниз и вверх соответственно, вторые входы первых, третьих, вторых и четвертых элементов И соответственно первых и последних ячеек памяти в каждой строке и в каждом столбце матрицы являются информационными входами для сдвига вправо, влево, вниз и вверх соответственно, а выходы данных ячеек являются соответственно информационными выходами регистра при сдвиге влево, вправо, вверх и вниз, в каждой строке матрицы второй вход первого элемента И каждой ячейки памяти, кроме первой, соединен с выходом предыдущей ячейки памяти, а второй вход третьего элемента И каждой ячейки памяти, кроме последней, - с выходом последующей ячейки памяти, а в каждом столбце матрицы второй вход второго элемента И каждой ячейки памяти, кроме первой, соединен с выходом предыдущей ячейки памяти, а второй вход четвертого элемента И каждой ячейки памяти, кроме пос Оледней, - с выходом последуюгцей ячейки памяти, отличающийся тем, что, с целью повышения быстродействия и обеспечения возможности работы в двухтактном и потактном режимах, в каждую ячейку введены седьмой и восьмой элементы И и третий элемент ИЛИ, причем первый вход пятого элемента И является входом разрешения двухтактного режима, а первые входы шестого и седьмого элементов И - входами разрешения потактного режима, вторые входы пятого и седьмого элементов И сое динены с выходом первого Р-триггера,Р-вход которого соединен с вторым входом шестого элемента И, а С-вход - с первым входом восьмого элемента И, второй вход которого соединен с выходом второго Р-триггера, С-вход которого соединен с третьим входом седьмого элемента И, выход восьмого элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, а выход является выходом ячейки памяти.о ская ие, г Состав ителТехред И. ВеТираж 590енного комитета СССРМосква, Ж - 35, Рауиграфическое предприя едактор А. Сабоаказ 751/54НИИПИ Государст113035Производственно-по югинКорректор О. ЛуговаяПодписноем изобретений и открытийнаб., д. 4/5Ужгород, ул. Проектная, 4