Устройство для контроля за ходом выполнения программы

66 25 12871Изобретение относится к цифровой вычислительной технике и может быть использовано при тестировании и отладке в реальном масштабе времени программного обеспечения цифровых вы числительных машин.Цель изобретения - расширение области применения устройства за счет обеспечения контроля хода выполнения программы с произвольной структурой. 10На чертеже приведена блок-схема предлагаемого устройства для контроля за ходом выполнения программы.Устройство содержит регистр 1 адресов команд переходов, дешифратор 2. 15 кода операций, блоки.3 и 4 сравнения, буферные регистры 5 и 6, блоки 7 и 8 памяти прямых адресов (БПА), распределитель 9 (импульсов), коммутаторы 10 и 11, блоки 12 и 13 памяти косвен ных адресов, коммутаторы 14-16, регистр 17 текущего адреса, регистр 18 данных, регистр 19 адреса, регистр 20 рбмена и блок 21 равнозначности. Устройство работает следующим образом.В режиме загрузки блоков 7 и 8, 12 и 13 памяти в управляющие разряды регистра 20 от технологической ЗВИ заносится код 10. При этом коммутаторы 10 и 11, 14 и 15 подключают выходы регистра 19 адреса к адресным входам блоков 7 и 8, 12 и 13, на информационные входы блоков 7 и 8, 12 и 13 поступают данные с выхода регистра 18 данных. Загрузка осуществляется с помощью технологической ЭИ 1, от которой адреса и данные поступают на входы регистров 18 и 19. После окончания процесса загрузки содержимое управляющих разрядов регистра 20 по директиве от технологической ЭВМ изменяется на код 01, переключая уст" ройство посредством коммутаторов 10 и 11, 14 и 15 в режим "Работа",Таким образом, после анализа испытываемой программы и построения ее модели в виде ориентированного графа данный граф может быть задан двумя матрицами:матрицей А . = //А.//, где А, физический адрес х-й команды перехода= 1,2и; и - число команд- перехода в испытываемой программе;матрицей В структурных последова- тельностей А;, описывающей все возможные передачи управления в структуре графа Для графа дан пример вложения данных матриц в блоки 7 и 8, 12 и 13 памяти.При исполнении, в ходе тестирования программ адреса команд запоминаются в регистре 1 адресов команд переходов. В случае выборки одной из команд, перехода на выходе дешифратора 2 будет сформирован сигнал чтения, по которому запускается распределитель 9 импульсов, представляющий из себя группу элементов задержки. В свою очередь на выходе распределителя 9 будут Формироваться сигналы "Чтения/Запись" в следующей последовательности: "Чтение" блоков 12 и 13; "Чтение" блоков 7 и 8; "Запись" в регистры 5 и 6; "Запись" в регистры 17 и 20.При этом алгоритм записи информации в регистры 5 и 6 о Физических адресах последующих команд перехода будет следующим:по адресу, записанному в регистре 17 адреса (начальный адрес - 0000), читается содержимое блоков 12 и 13 и блоков 7 и 8,по косвенным адресам (где косвенные адреса - индексы адресов команд переходов А выбираемое из блоков 12 и 13) читается содержимое блоков 7 и 8;выбранная из блоков 7 и 8, информация записывается в регистры 5 и 6,После записи информации о возможных направлениях ветвления программы в регистры 5 и 6, т.е. Физических адресов А;, А . последующих команд перехода, на блоках 3 и 4 сравнения будет сравниваться содержимое регистра 1 с содержимым регистров 5 и 6. При этом на выходе блоков 3 и 4 будут формироваться сигналы или "0", "1" или "1", "О" т.е. будет определено одно из двух возможных направлений ветвления программы. С выходов блоков 3 и 4 информация "1", "О" или "О" "1" в зависимости от выбранного направления ветвления программы, поступит на вход коммутатора 16, подключая входы регистра 17 к выходам блока 12. После чего в регистры 17 и 20 будет записан -й индекс идентифицированной вершины А, После чего из регистра 20 инФормация об индексе идентифицирован 1287166ной вершины будет переписана в память технологической ЭВМ.Таким образом, каждый раз после записи в регистр 1 адреса текущей команды перехода и определения напра вления ветвления программы в память технологической ЭВМ будет записан индекс очередной вершины графа. В результате в ходе выполнения программы в памяти технологической ЭВМ будет 10 записана последовательность индексов вершин графа, соответствующая входным значениям,поданным на управляющую ЭВМ.Таким .образом, основным состояни ем, Фиксирующим уход программы по той или иной ветви, являются состояния выходов блоков 3 и 4 сравнения "О","1" или "1", "О", Очевидно, что при уходе программы в непредсказуемую разработчиком область вычислений на выходах блоков 3 и 4 сравнения будет состояние несравнения "О", "О",В случае, если переход будет произведен в область, которая не запланирована, то ни на одном из блоков 3 и 4 не будет единичного сигнала. Блок 21 равнозначности при появлении нулевых сигналов на его входах вырабатывает единичный сигнал, который по ступит на выход устройства и укажет на неверный ход программ. Формула изобретения35Устройство для контроля за ходом ,выполнения программы, содержащее регистр адресов команд переходов, дешифратор кода операций, первый ивторой блоки сравнения, первый и вто рой буферные регистры, первый и второй блоки памяти прямых адресов, распределитель импульсов, причем входы адресов команд переходов и кодов операций устройства соединены соответственно с информационными входами регистра адресов команд переходов и дешифратора кода операций, выход которого соединен с входом записи регистра команд переходов и входом запуска распределителя импульсов, инФормационный выход регистра адресов команд переходов соединен с первыми входами первого и второго блоков сравнения, информационные выходы первого и второго блоков памяти прямых адресов соединены с информационными входами соответственно первого и вто- рого буферных регистров, первый и второй выходы распределителя импульсов соединены соответственно с входом записи первого и второго буферныхрегистров и входом чтения первого ивторого блоков памяти прямых адресов,о т л и ч а ю щ е е с я тем, что, сцелью расширения области примененияза счет обеспечения контроля ходавыполнения программы с произвольнойструктурой, в устройство введены пятькоммутаторов,первый и второй блокипамяти косвенных адресов, регистрадреса и регистр данных, регистр обмена, регистр текущего адреса и блокравнозначности, причем информационныйвход и вход адресов модели хода программы соединены с информационнымивходами соответственно регистраданных и регистра адреса, первый выход которого соединен с первыми информационными входами первого и второго. коммутаторов, второй выход регистра адреса соединен с первыми информационными входами третьего и четвертого коммутаторов, выходы которыхсоединены с адресными входами соответственно первого и второго блоковпамяти косвенных адресов, первый информационный выход регистра данныхсоединен с информационными входамипервого и второго блоков памяти прямых адресов, второй информационныйвыход регистра данных соединен с инФормационными входами первого и второго блоков памяти косвенных адресов,третий выход распределителя импульсов соединен с входами чтения первогои второго блоков памяти косвенныхадресов, информационный выход первого блока памяти косвенных адресовсоединен с вторым информационнымвходом первого коммутатора и с пер-.вым информационным входом пятогокоммутатора, информацибнный выходвторого блока памяти косвенных адресовсоединен с вторым информационным входом второго коммутатора и вторым информационным входом пятого коммутатора, выход которого соединен с информационными входами регистра текущегоадреса и регистра обмена, четвертыйвыход распределителя импульсов соединен с входом записи регистра обменаи регистра текущего адреса, выход которого соединен с вторыми информационными входами третьего и четвертогокоммутаторов, первый и второй выходырегистра обмена соединены соответственно с первыми и вторыми входами1287166 Составитель И.СигаловТехред А,Кравчук Корректор Е,Сирохман Редактор 10.Середа Заказ 7719/53 Тираж 694 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д; 4/5Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 первого, второго, третьего и четвертого коммутаторов, вход установки режима устройства соединен с информационным входом регистра обмена, третийвыход которого является информационным выходом устройства, выход равенства первого блока сравнения соединенс первым входом блока равнозначностии первым управляющим входом пятого коммутатора, выход равенства второгоблока сравнения соединен с вторымвходом блока равнозначности и вторымуправляющим входом пятого коммутатора, пятый выход распределителя им-.пульсов соединен с третьим входомблока равнозначности, выход которогоявляется выходом ошибки хода вычислительного процесса устройства.