Устройство обработки информации

(56) Патент Великобритании У 2033624, кл. С 06 Р 15/00, 1978,Авторское свидетельство СССР Ф 1285469, кл, С 06 Р 15/00, 1985. (54) УСТРОЙСТВО ОБРАБОТКИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных цифровых вычислительных гов бла свя ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИПРИ ГКНТ СССР машинах, Целью изобретения являетсяповышение производительности. Поставленная цель достигается тем, что вустройство, содержащее блок 1 опера-тивной памяти, коммутатор 3 информации, регистры 4, 5 выходной информации, арифметико-логический блок 6,регистр 8 общего назначения, регистр11 констант, блок 14 микропрограммного управления и генератор 15 синхросигналов, введены регистровая память 10, блок 2 оперативной памяти,арифметико-логический блок 7 регистр9 общего назначения, регистр 12 флаи блок 13 элементов И, а такжегодаря оригинальной организациизей между блоками. 6 ил,Изобретение относится к вычислительной технике и может быть использовано в универсальных и. специализированных цифровых вычислительных ма 5 шинахЦелью изобретения является повышение производительности устройства.На Фиг.1 изображена Функциональная схема предлагаемого устройства; на Фиг,2 - функциональная схема блока микропрограммного управления; на Фиг.З - сигналы на выходах генератора синхросигналов; на Фиг.4 - временная диаграмма режима записи в регистровую 15 память на Фиг.5 - временная диаграмма режима записи в оперативную память; на фиг.6 - временная диаграмма выполнения операций в арифметико-логическом блоке20Устройство обработки информации (Фиг,1) содержит первый и второй блоки 1 и 2 оперативной памяти, коммутатор 3 информации, регистры 4 и 5 выходной информации, первый и вто рой арифметико-логические блоки 6 и 7, первый и второй регистры 8 и 9 общего назначения, регистровую память 10, регистр 11 констант, регистр 12 Флагов с выходами 12,1- 12.4, блок 13 элементов И с выходами 131- 13,7, блок 14 микропрограммного управления с выходами 14.1-14,11, генератор 15 синхросигналов с выходами 15,1-15.5, первый и второй информационные входы 16 и 17 устрой 35 ства, вход 18 управления загрузкой данных, вход 19 логического условия, вход 20 прерывания, вход 21 запуска и первый и второй выходы 22 и 23 информации.Блок 14 микропрограммного управления (фиг.2) содержит узел 24 памяти микропрограмм, узел 25 микропрограмм прерываний, счетчик 26 адреса, регистр 27 адреса, мультиплексор 28 проверки условий, регистр 29 микро- команд, элемент И 30, группу элементов ИЛИ 31, элемент ИЛИ 32.На Фиг.3 Т - цикл работы устройства или период синхросигналов,15.1-15.5 - синхросигналы на выходахгенератора 15 синхросигналов.На Фиг.4 показаны сигнал 33 кодамикрокоманды на выходах 14.1 - 14.1155 блока 14 микропрограммного управления; сигнал 34 байта информации, записываемой из регистра микрокоианд блока иикропрограимного управления; сигнал 35 информации, записываемой в регистры общего назначения; сигнал 36 информации, записываемой в регистровую память 10; на фиг,5 - сигнал 37 кода микрокоманды на выходах 14.1-14. 11 блока 14 микропрограммного управления, сигнал 38 текущего слова информации на входах блоков 1 и 2 сигнал 39 адреса текущего слова для записи в блоки 1 и 2 на выходах регистров общего назначения; сигнал 40 адреса следующего слова информации, записываемой в блоки 1 и 2 на выходе арифметико-логического блока (блоков), сигнал 41 записи адреса следующего слова информации в регистровую память, сигнал 42 записи текущего слова о блока 1 (2); на фиг.6- сигнал 43 кода микропрограмм на выходах 14.1-14.11 блока 14 микропрограммного управления; сигнал 44 операнда на входе В арифметико-логического блока (блоков); сигнал 45 операнда А на выходе регистровой памяти; сигнал 46 операнда А на выходе регистров 8 и 9 общего назначения; сигнал 47 результата операции на выходе арифметико-логического блока (блоков); сигнал 48 записи результата операции в регистровую память 10 сигнал 49 записи результата операции в регистр 4.На выходах блока 13 элементов И реализуются слепующие функции:13,1 С 1М(Х 6) Х 14, где С 1 - синхросигнал на выходе 15.1 генератора синхросигналов; Х 15 - ХО разряды микрокоманды блока микропрограммного управле-, ния; 13, 2 - С Щ Х 4; 13. 3 - С 1 Х 8 Я(Х 9)И(Х 10)ДХ 1 фХ 15; 13.4 - И 8 Х 14М(Х 15)РОН(14); где У 8 - синхросигнал на выходе 15.5 генератора синхросигналов РОН(14) - 14-й разряд регистра 9 общего назначения; 13,5 Ч 8 Х 14 М(Х 15) РОН(15), где РОН(15) 15-й разряд регистра 9 общего назначения, 13.6 - С 1 Х 13; 13.7 СП 83 Х 5 И(Х 15), где С 08 - синхросигнал на выходе 15.4 генератора синхросигналов. Выходы блока 14 микропрограммногоуправления соответствуют следующимвыходам регистра 29 микрокоманд:14.1 - М(Х 6), 1 Я(Х 9), Х 14, Х 15,И(Х 15); 14.2 - Х 4; 14.3 - ХЗ-ХО;14.5 - Х 7; 14,6 - Х 8; 14.7 - Х 9;14,8 - Х 10; 14.10 - Х 12; 14.11 - Х 13, 31451710Вход 16 устройства представляет микропрограммы) осуществляется засобой К однобайтовых шин, а вход 17 два цикла,устройства - Ь двухбайтовых шин, сое- Загрузка регистровой памяти 10диненных с информационными входами может осуществляться также с вхокоммутатора 3. К и Ь - целые числа; дов 16 и 17 устройства или из блоковК1, Ьъ 1. Одно из К+Ь+1 информаци и 2. При этом запись константы сонных направлений выбирается с помо- входов 16 и 17 устроиства осуществлящью кода, поступающего на управляю- ется через коммутатор 3 и арифметищий вход коммутатора 3 информации 10 ко-логические блоки 6 и 7 за одинв ,а 18 устройства цикл работы устройства, а записьУстройство работает следующим об- констант из блоков 1 и 2 осуществляется через регистр 4, коммутатор 3Работа устройства начинается с и арифметико-логические блоки 6 и гпоступления на вход 20 устройства и 1 б за два цикла: в первом цикле из редалее на второй вход элемента ИЛИ 32 гистровой памяти 10 на регистры 8 исигнала начальной установки, по окон общего назначения выбирается адчании которого из узла 24 памяти мик- рес блоков 1 и 2 и далее константаропрограмм на регистр 29 микрокоманд иэ блоков 1 и 2 считывеется в регистрвыбирается первая команда, Работа 20 4; во втором цикле константа (однопредлагаемого устройства определяет- байтовая или двухбайтовая) с регистся в основном тремя режимами: эагруэ- ра 11 переписывается через коммутака регистровой памяти 10; запись тор 3 и арифметико-логические блоки(чтение) информации в (из) блоки 1,2, 6 и 7 в регистровую память.выполнение операции на арифметико Следует отметить, что операциязагрузки констант (адресных и данных)Режим загрузки регистровой памя- осуществляется редко, в основном вти 10 начале работы устройства.На фиг.4 изображен режим загрузки Режим записи (чтения) информацииконстант в регистровую память 10 не- Э 0 в(из) блоки(ов) 1.2,посредственно из "тела" микрокоманды, На Фиг.5 изображен режим записиКоманда загрузки выбирается на ре-информации в блоки 1 и 2 (режимгистр 29 микрокоманд (фиг.2) по син- чтения осуществляется аналогично), 1 оПхросигналу на выходе 15.2, и в конце команде, поступающей иэ блока 14работы команды, или в начале следую- ЭВ микропрограммного управления, иэщего цикла по синхросигналу на вы- регистровой памяти 10 в регистры 81ходе.13.3 байт информации (7-0 раз- и 9 общего назначения считываетсяряды микрокоманды) заносится в ре- адрес первого операнда, эаписываегистр 11 констант. По следующей мик- мого в блоки 1 и/или 2. Далее инфоррокоманде байт информации из регистра 4 О мация (один или два бай ) д,ва байта) с выходовконстант записывается сначала в ре- коммутатора 3 записывается в первыйгистр 8 общего назначения и далееи/или второй блоки 1 и/или 2, однопереписывается в регистровую память временно с записью в блоки 1 и/или10, а следующая константа (байт) 2 в арифметико-логическом блоке 6из микрокоманды записывается в ре б осуществляется модиФикация адреса,гистр 11 констант, Наконец по тре- например +1 или -1, и перепись мотьей микрокоманде (третий цикл) сначала дифицированного адреса в регистровуюпервый байт из регистровой памяти память 10. В следующем цикле модифи 10 и второй байт из регистра 11 кон- цированный адрес блоков 1 и/или 2стант. заносятся соответственно в ре- бо выбирается на регистры 8 и 9, инфоргистры 9 и 8 общего назначения, далее мация иэ коммутатора 3 записываетсядвухбайтовая константа из регистров в блоки 1 и/или 2 с одновременной9 и 8 общего назначения записывается модификацией адреса и переписью егов регистровую память, а в регистр 11 в регистровую память 10 и т,д.констант принимается третий байт бб Модификация адреса на +1 и -1следующей двухбайтовой константы. позволяет записывать (считывать)Таким образом, запись двухбайтовой в блоки 1 и/или 2 массивы последоваконстанты в регистровую память 10 тельно организованной информациичерез регистр 11 констант (из самой или работать с блоками 1 и/или 25 14 в режиме стекаУправление сигналами записи - чтения в блоках 1 и 2(сигнал записи в блок 1 стробируется сигналом 14-го разряда, в блок 2 -15-го разряда регистра 9 общего назначения) позволяет независимо обращаться к блокам 1 и 2: осушествлять побайтовую запись (чтение) в(из) каждый блок, либо одновременно обращаться к двум блокам 1 и 2 по записи (чтению) двухбайтового слова информации. Эту возможность можно эффективно использовать при вводе-выводе для упаковки (распаковки) входной (выходной) информации устройства(упаковкаоднобайтовых слов в двухбайтовые и распаковка двухбайтовых слов в орнобайтовые), Это обеспечивается также однобайтовыми и двухбайтовыми входами соответственно 16 и 17, а также однобайтовым и двухбайтовым выходами соответственно 22 и 23 устройства.Наличие регистра 12 флагов, на который поступают сигналы полубайтовых и байтовых переносов из арифмети.ко-логических блоков 6 и 7, позволяет эффективно организовывать счетчики записываемых (считываемых) в блоки 1 и 2 массивов (блоков) информации, Сигналы на выходах 12, 1-12.4переносов (Флагов) поступают в блок14 микропрограммного управления, аименно на информационный вход мультиплексора 28 (фиг.2), и далее управляют режимами работы счетчика 26 адреса блока 24 памяти микропрограмм,обеспечивая выполнение по соответствующим условиям команд условного пе" рехода.Как видно из Фиг.5, запись (чтение) информации в блоки 1 и/или 2 осуществляется за один цикл работы устройства.Режим выполнения операции в арифметико-логических блоках 6 и/или 7.На фиг.б прерставлен режим выполнения операции над двумя операндами, поступающими на входы А и В блоков 6 и 7. Операнд А поступает иэ регистровой памяти 10 через регистры 8 и 9,а операнд.В - с выхода коммутатора 3.Результат операции с выходов арифметико-логических блоков записывается либо в регистровую память 10 поадресу операнда А в конце цикла,либо в регистр 4 с дальнейшей вырачей либо на выхор 23 устройства, ли 51710 6бо с записью в следующем циклев блоки 1 и/или 2. Как следует иэвременной диаграммы на фиг.б, операция в арифметико-логических блоках6 и 7 выполняется за один цикл.Управление арифметико-логическимиблоками 6 и 7 позволяет выполнятьлибо одну и ту же операцию одновременно над двумя байтами, либо операцию над двухбайтовыми операндами эаодин цикл,При выполнении операции с данными, поступающими из регистровой памяти 10, можно осуществлять перестановку байтов на регистрах 8 и 9, чтообеспечивается подключением выходовстаршего байта (разряды 15-9) регистровой памяти к первому информационному входу регистра 11 констант,Формула изобретения Устройство обработки информации, 2 б содержащее первый блок оперативнойпамяти, коммутатор информации, первыйи второй регистры выходной информации, первый арифметико-логическийблок, первый регистр общего назначеЗ 0 ния, регистр констант, блок микропрограммного управления, генераторсинхросигналов, при этом первый выход коммутатора информации соединенс первым информационным входом первого арифметико-логического блока,выход результата которого подключен кпервому информационному входу первогорегистра выходной информации, выход регистра констант соединен с первым инФормационным входом первого регистраобщего назначения, выход которогоподключен к первому адресному входупервого блока оперативной памяти,о т л и ч а ю щ е е с я тем, что, сцелью повьппения производительности,оно содержит регистровую память, второй блок оперативной памяти, второйарифметико-логический блок, второйрегистр общего назначения, регистрфлагов и блок элементов И, причемпервый выход регистровой памяти соединен с первым инфорМационным входомвторого регистра общего назначения ис вторым информационным входом первого регистра общего назначения, второй выход регистровой памяти подключен к первому информационному входурегистра констант и второму информационному вхору второго регистра об 7 1451710 8щего назначения, а информационный оперативной памяти, с входом записи- вход регистровой памяти соединен чтения второго блока оперативной па(с первым информационным входом пер- мяти, с синхровходом регистра флагов вого регистра выходной информации и и с входом записи-чтения регистровой с выходом результата второго арифме- памяти, первый выход блока микро 5тико-логического блока, первый и программного управления подключен к второй выходы переносов которого первому разряду второго входа блока подключены соответственно к первому элементов И, с второго по чети второму информационным входам ре О вертый выходы блока микропрограмгистра флагов, третий и четвертый много управления соединены соответинформационные входы которого сое- ственно с вторым информационным динены соответственно с первым и входом регистра констант, с вторым вторым выходами переносов первого разрядом второго входа блока элеарифметико-логического блока, вто б ментов И, с адресным входом регистрой информационный вход которого ровой памяти и управляющим входом подключен к выходу первого регистра первого регистра выходной информаобщего назначения и к первому ад-ции пятый выход блока микропрограмресному входу второго блока оператив- много управления подключен к второму ной памяти, выход второго регистра 2 О информационному входу регистра конобщего назначения соединен с йервым стант и к первым управляющим входам информационным входом второго ариф- первого и второго регистров общего метико-логического блока, с первым назначения, шестой выход блока миквходом блока элементов И, с вторыми ропрограммного управления соединен адресными входами первого и второго 25 с третьим разрядом второго входа блоков оперативной памяти и с управ-, блока элементов И и с первым разряляющим входом второго регистра вы- цом входа кода операции первого арифходной информации, первый информаци" метико-логического блока, седьмой выонный вход которого соединен с выхо- ход блока микропрограммного управледом первого блока оперативной памяти 30 ния подключен к второму и первому и с вторым информационным входом разрядам входов кода операции соотпервого регистра выходной информации, ветственно первого и второго арифмевторой информационный вход второго тико-логических блоков, восьмой вырегистра выходной информации подклю- .,ход блока микропрограммного управле" чен к выходу второго блока оператив- ния соединен с четвертым разрядом ной памяти и к второму информационному второго входа блока элементов И, с входу первого регистра выходной ин- третьим разрядом входа кода опера- формации, выход которого является .:. ции первого арифметико-логического первым выходом информации устрайст- блока и с вторым и третьим разрядами ва и соединен с первым информационным 40 входа кода операции второго арифмевходом коммутатора информации, пер- тико-логического блока, девятый вывый выход которого подключен к инфор- ход блока микропрограммного управлемационному входу первого блока Рпера- ния подключен к четвертым разрядам тивной памяти, а второй выход комму- входов кода операции первого и втотатора информации соединен с вторым 4 б Рого арифметико-логических блоков и информационным входом второго ариф-к управляющему входу регистра конметико-логического блока и с информа- стант, десятый выход блока микроционным входом второго блока опера- - программного управления соединен с тивной памяти, с первого по четвертый пятыми разрядами входов кода опера- выходы регистра флагов подключены со- бО ции первого и второго арифметико-лоответственно к входам логических ус- гических блоков, одиннадцатый выход ловий с первого по четвертый блока блока микропрограммного управления микропрограммного управления, с подключен к пятому разряду второго первого по седьмой выХоды блока эле- входа блока элементов И и к шестым ментов И соединены соответственно с б 6 Разрядам входов кода операции персинхровходами второго регистра выход- вого и второго арифметико-логических ной информации, первого регистра вы- блоков, первый и второй выходы генеходной информации, регистра констант, ратора синхросигналов соединены сос входом записи-чтения первого блока ответственно с первым разрядом, тре 14517тьего входа блока элементов И и с первым синхровходом блока микропрограммного управления, третий выход генератора синхросигналов соеди 5 нен с синхровходами первого и второго регистров общего назначения и вторым синхровходом блока микропрограммного управления, четвертый и пятый выходы генератора синхросигналов 10 подключены соответственно к второму и третьему разрядам третьего входа блока элементов И, выход второго регистра выходной информации является вторым выходом информации устройства, 1 б 1 О 1 Опервая и вторая группы информационных входов коммутатора информации являются соответственно первым и вторым информационными входами устройства, управляющий вход коммутатора информации является входом управления загрузкой данных устройст-. ва, вход логического условия устройства подключен к пятому входу логических условий блока микропрограммного управления, вход прерывания н вход запуска которого подключены соответственно к одноименным входам устройства.