Устройство согласования скоростей цифровых потоков при передаче сигналов цифрового радиовещания

СОЮЗ СОВЕГСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 09) (111 1594 Н 04 3 ИСАНИЕ ИЗОБРЕТЕН СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ АВТОРСКОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО СОГЛАСОВАНИЯ СКОРОСТЕЙ ЦИФРОВЫХ ПОТОКОВ ПРИ ПЕРЕДАЧЕСИГНАЛОВ ЦИФРОВОГО РАДИОВЕЩАНИЯ(57) Изобретение относится к радио- "технике исвязи. Цель изобретенияповышение точности согласованияскоростей. Устройство содержит вьще,литель 1 синхроимпульсов, блок 2последовательно-параллельного преобразования, блок 7 синхронизации,два буферных регистра (БР) О и 11,переключатель 12, блок 13 уплотнения и блок 14 параллельно-последовательного преобразования, Вновьвведены анализатор 3 рассинхронизации, счетчик 4, коммутатор 5, форми-,рователь 6 синхроимпульсов, анализатор 8 пауз, блок 9 задержки. Приоритетным является режим считывания, адля обеспечения воэможности компенсации как опережения, так и отставания предусмотрено неполное заполнение БР 10 и 11 в режиме синхронизма,Информация с БР 10 и 11 после отработки в блоках 13 и 14 к виду, удобному для передачи, подается на выходустройства. 1 ил.Изобретение относится к радиотехнике и связи, в частности к передаче и приему звуковых сигналов, иможет быть использовано в цифровыхсистемах радиовещания с независимыми синхрогенераторами.Цель изобретения - повышение точности согласования скоростей,На чертеже приведена структурная электрическая схема устройствасогласования скоростей цифровых потоков при передаче сигналов цифровогорадиовещания.Устройство содержит выделитель 1синхроимпульсов, блок 2 последовательно-параллельного преобразования, анализатор 3 рассинхронизации,счетчик 4, коммутатор 5, формирователь 6 синхроимпульсов, блок 7синхронизации, анализатор 8 пауз,блок 9 задержки, первый и второйбуферные регистры 1 О и 11, переключатель 12, блок 13 уплотнения иблок 14 параллельно-последовательного преобразования,Устройство согласования скоростей цифровых потоков при передачесигналов цифрового радиовещанияработает следующим образом,При поступлении сигнала на входвыделения 1 на его выходе образуется последовательность импульсов, которая подается на первые входы анализатора 3, формирователя 6, блока9 и вход блока 2. На синхронизирующий вход анализатора 3 подаетсяпоследовательность эталонных синхроимпульсов. При отставании или опережении эталонной последовательностиат входной на несколько полных тактов на первом или втором выходе анализатора 3 формируется командныйимпульс, который фиксируется всчетчике, выполненном реверсивным,Анализатор 8, подключенный к входуи выходу блока 9, определяет наличие сигнала паузы в принятом сигнале и формирует на своем выходесигнал "разрешение трансформациипаузы". Параметры блока 9 определяются минимально допустимым временем паузы в передаваемом сигнале сточки зрения качества его восприятия слушателем.При опережении эталонной последовательности по отношению к входной число целых тактов опережения фиксируется в счетчике 4, на пер 10 15 20 25 30 35 40 45 50 55 вом выходе которого формируется ко-. мандный сигнал "Опережение", который при наличии сигнала "Разрешение трансформации паузы подается с помощью коммутатора 5 на второй вход формирователя 6. Наличие командного сигнала на втором входеформирователя 6 при поступлении на его первый вход очередного входногоимпульса обеспечивает на первом выходе формирователя б формированиесинхропоследовательности, Сформированная синхропоследовательностьпоступает на прямой вход счетчикаблока 7, обеспечивающего подачу еена второй или третий выходы в зависимости от используемого в данный момент для записи информациипервого или второго буферного регистра 10 или 11. При этом в ячейки соответствующего первого иливторого буферного регистра 10 или11 производится запись избыточныхимпульсов символа "пауза" с выходаблока 9. Одновременно;синхропоследогвательность с первого выхода формирователя б поступает на третий входсчетчика 4, а на его пятый входподается сигнал реверса счетчика"Опережение" с третьего выхода формирователя 6. После компенсациитактов опережения, зафиксированныхв счетчике 4, и обнуления всех егоячеек снимается сигнал "Опережение"с первого выхода счетчика 4, чтоприводит к прекращению работы синхрогенератора и записи дополнительных импульсов в один из буферных регистров 10 или 12. В процессе дальнейшего считывания информации избуферного регистра длительность сигнала увеличивается за счет удлиненияпаузы на необходимое количествоциклов,При отставании эталонной синхропоследовательности от входной числоцелых тактов отставания фиксируетсяв счетчике 4, а на его втором выходе формируется сигнал Отставание",который в случае наличия сигнала"Разрешение трансформации паузы"на третьем входе коммутатора 5 подается на третий вход формирователя6, снимая синхроимпульс с его первого выхода. В этом случае синхроим-;пульсы не попадают на вход блока 7и, следовательно, на его второй итретий выходы. Запись символа паузы3 1283989 4 в первый и второй буферные регистры10 и 11 не производится в течениевремени, необходимого для компенсации, Одновременно с второго выходаформирователя 6 подается сигнал реверса счетчика 4 по его четвертомувходу, а на вход этого счетчика подается эталонная синхропоследовательность. После компенсации тактов отставания, зафиксированных в счетчике, и обнуления всех его ячеексигнал "Отставание" снимается свторого выхода анализатора 3, и процесс компенсации прекращается.Считывание информации с первогои второго буферных регистров 10 и11 производится под действием синхропоследовательности, подаваемойодновременно на вход соответствующего счетчика 4, работающего н режиме реверса. По обнулении всех егоячеек подается сигнал смены регистров и начинается считывание с второго буферного регистра 11 вне зависимости от его заполненности. Таким образом, приоритетнымявляется режим считывания, а дляобеспечения возможности компенсациикак опережения, так и отставанияпредусмотрено неполное заполнениепервого и второго буферных регистров1 О и 11 в режиме синхронизма.Информация с первого и второгобуферных регистров 10 и 11 после,обработки н блоках 13 и 14 к виду,удобному для передачи, подается навыход устройства. вым и вторым входами формирователя Ф о м л а и з о б е и синхроимпульсон, первый выход котоизобретения40 рого подключен к входу блока синхро 10 15 20 25 30 35 входам соответственно первого ивторого буферных регистров, выходыкоторых подключены соответственнок первому и второму входам блокауплотнения, выход которого подключен к входу блока параллельно-последовательного преобразования, о тл и ч а ю щ е е с я тем, что, сцелью повышения точности согласования скоростей, введены анализаторрассинхронизации, счетчик, коммутатор, формирователь синхроимпульсов, анализатор пауз и блокзадержки, первый вход которого соединен с входом блока последовательно-параллельного преобразования,выход которого соединен с объединенными первым входом анализаторапауз и вторым входом блока задержки, выход которого соединен с объединенными вторыми входами первогои второго буферного регистра и анализатора пауз, выход которого подключен к управляющему входу коммутатора, первый и второй входы которогоподключены к первому и второму выходу счетчика, первый и второй входыкоторого соединены с первым и вторымвыходами анализатора рассинхронизации, вход которого соединен с.выходом ныделителя синхроимпульсов, ипервым входом формирователя синхроимпульсов, первый, второй и третийвыходы которого соединены соответственно с третьим, четвертым и пятымвходами счетчика, первый и второйвыходы коммутатора соединены с пер Устройство согласования скоростей цифровых потоков при передаче сигналов цифрового радиовещания, содержащее последовательно соединенные ныделитель синхроимпульсон и блок последонательно-параллельно/ го преобразования, входы которых объединены, а также последовательно соединенные блок синхронизации и переключатель, первый и второй выходы которого подключены к первым45 низации,второй и третий выходы которого подключены к третьим входам, . соответственно первого и второго буФерных регистров, первые входы которых объединены соответственно с третьим и четвертым входами блока уплотнения, при этом синхрониэирующие входы анализатора рассинхронизации, счетчика, блока синхрониэа ции и блока параллельно-последовательного преобразования объединены.283989 Составитель В. Шеведактор Т. Митейко Техред И.Верес А. Обруч ор одписное д, 4/5 Производственно-по Заказ 7461/59 ВНИИПИ по 11303Тираж 637 Псударственного комитета ССам изобретений и открытийМосква, Ж, Раушская наб фическое предприятие, г. Ужгород, ул. Проектна