Усилитель для считывания информации из блоков памяти

СОКИ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИК 1 а Сгн514 С 11 С 7/00 ОПИСАНИЕ ИЗОБРЕТЕНк двтоеском саидетельствм сный вход, о транзистора транзистора анзистора р и ус ны с па, два у ,типа, два ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(56) Патент Англии У 2071948,кл. С 11 С 7/02, 1980.Патент США Р 4272832,кл. С 11 С 7/02, 1984.(54) УСИЛИЕЛ ДЛЯ СЧ 1 ВАНИЯ ИНФОРМАЦИИ ИЗ БЛОКОВ ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть использовано в ЗУ на КИДП транзисторах для считывания информации. Цельизобретения - повышение быстродействия устройства. Устройство для считывания информации из блоков памяти содержит две входные шины, две входныеразрядные шины, адре бщуюшину, два разрядных и-тисилительных ивходных тр -типа, два установочных транзистора итипа, причем стоки первого н второгоразрядных транзисторов соединены спервой и второй входными разряднымишинами соответственно, а истоки объединены, первый и второй. усилительныетранзисторы соединены по схеме с перекрестной связью, истоки первого ивторого входных транзисторов соединены с первой н второй входными разрядными шинами соответственно сток первого входного транзистора соединен со стоками первых усилительного и установочного транзисторов и затвором первого разрядного транзистора, сток второго входного транэисто-ра соединен со стоками вторых усилительного и установочного транзисторов и затвором второго разрядного транзистора, истоки разрядных транзисторов соединены с общей шиной и а истоками усилительных и установочных транзисторов, затворы входных тановочных транзисторов соединеадресным входом устройства. 1 ил.1 12838Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах на ЮЩП транзисторах для считывания информации. 5Цель изобретения - повышение быст" родействия усилителя,На фиг. 1 показана схема предлагаемого устройства", на фиг, 2 - диаграмма работы усилителя считывания. 10 1Устройство для считывания информации из блоков памяти содержит первый 1 и второй 2 разрядные йходы,первый 3 и второй 4 разрядные выходы, адресный вход 5, общую шину 6,первыйи второй 8 разрядные транзисторы п-типа, первый 9 и второй 10усилительные транзисторы п-типа, атакже первый 11 и второй 12 входные 20транзисторы р-типа, первый 13 и второй 14 установочные транзисторы итипа, внутренние узлы 15 и 16, причем стоки первого и второго разрядных транзисторов 7 и 8 соединены с 25первым и вторым выходными разряднымивыходами 3 и 4 соответственно, а истоЫи объединены, первый и второй усилительные транзисторы 9 и 10 соединены по схеме с перекрестной связью, 30истоки первого и второго входныхтранзисторов 11 и 12 соединены с первым и вторым разрядными входами 1 и2 соответственно, сток первого входного транзистора 11 соединен со стоками первых усилительного 9 и установочного 13 транзисторов и затворомпервого разрядного транзистора ,сток второго входного транзистора 12соединен со стоками вторых усилительного 10 и установочного 14 транзисторов и затвором второго разрядноготранзистора 8, истоки разрядных транзисторов 7 и 8 соединены с общей шиной 6 и истоками усилительных и установочных транзисторов 9-10 и 13-14,затворы входных и установочных транзисторов 11-14 соединены с адреснымвходом 5 устройства,Усилитель работает следующим образом.В статическом режиме на адресномвходе 5 поддерживается напряжениелогического нуля (логический 0). Приэтом открыты установочные транзисторы 13-14, а остальные транзисторы 7 -12 закрыты, благодаря чему во внутренних узлах 15 и 16 установлены напряжения логического О. Сквозное про 51 2текание тока через устройство, а,следовательно, и потребление мощности, отсутствует,Режим считывания информации поясняется с помощью временной диаграммы на фиг. 2. В начальный моментвремени С, начинается изменение напряжения на разрядных входах 1 и 2в соответствии со считываемой информацией, Для определенности напряжениена втором разрядном входе 2 остаетсяравным логической 1, а на первом входе 1 уменьшается по линейному законуЧ (с)=Ч - Чс, (1)где Ч (С) - напряжение на первой разрядной шине 1;Ч - напряжение логической 1;Ч - коэффициент, характеризующий скорость изменения напряжения на разрядной шине- время.Когда разность напряжений на разрядных входах 1 и 2 станет достаточной для того, чтобы скомпенсировать разбаланс плеч усилительной части устройства на транзисторах 9-12, вызванный разбросом параметров симметричных транзисторов (обозначим эту разность напряжений, компенсирующую разбаланс плеч, через Ч, ), на адресный вход 5 подается напряжение логического 0 (момент времени ,). В результате закрываются установочные транзисторы 13 и 14 и открываются входные транзисторы 11 и 12. Поскольку усилительные транзисторы 9 и 10 в устройстве с перекрестной связью (положительной обратной связью). то в устройстве развивается регенеративный переходной процесс, в результате чего в узле 16 формируется высокий уровень напряжения, близкий логической 1, а в узле 15 - напряжение логического О. Транзисторы 8-9 и 11-12 оказываются открытыми, а транзисторы 7, 10 и 13-14 - запертыми, в момент времени й начинается разряд емкости током разрядного транзистора 8. В момент времени сз напряжение на разрядной шине 4 достигает уровня Ч, по которому определяется быстродействие в режиме считывания. В,момент с на адресный вход 5 подается напряжение логической 1, а напряжения на разрядных входах 1-4 устанавливаются до уровней логической 1, и устройство устанав 12838ливается в состояние, соответствующее статическому режиму. формула изобретенияУсилитель для считывания информации иэ блоков памяти, содержащий первый и второй разрядные транзисторы н-типа, первый и второй усилительные транзисторы п-типа, причем стоки первого и второго разрядных Ю транзисторов являются соответственно первым и вторым разрядными выходами усилителя, а истоки объединены, первый и второй усилительные транзисторы соединены по схеме с перекрест ной связью, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия усилителя, в него введены первый и второй входные транзисторы ,51 Др-типа и первый и второй установочные транзисторы п-типа, причем истоки первого и второго входных транзисторов являются первым и вторымразрядными входами усилителя соответственно, сток первого входноготранзистора соединен со стоками первых усилительного и установочноготранзисторов и затвором первого разрядного транзистора, сток второговходного транзистора соединен со сто-:ками вторых усилительного и установочного транзисторов и затвором второго разрядного транзистора, истокиразрядных транзисторов соединены собщей шиной и истоками усилительныхи установочных транзисторов, затворывходных и установочных транзисторовявляются адресным входом усилителя.1283851 Составитель В.ГордоноваРедактор Ю.Середа Техред А.Кравчук Корректор М, Максимиши аказ Производственно-полиграФическое предприятие, гУжгород, ул. Проектная,450/52 Тираж 589 ВНИИПИ Государствейного к по делам изобретений и 113035, Москва, Ж-З 5, Раушс