Буферное запоминающее устройство

(51) 4 б 11 С 19/О ИСАНИЕ ИЗОБРЕТЕНИЯ У инаю- ользо- ающе- нфорГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(57) Изобретение относится к запощим устройствам и может быть исвано в качестве буферного запомиго устройства в системах обработки,ЯО, 1278979 мации. Цель изобретения - повышение надежности устройства. Буферное запоминающее устройство содержит блок памяти, счетчик адреса записи, счетчик адреса чтения, реверсивный счетчик, первый и второй коммутаторы, триггер, первый и второй элементы ИЛИ, элемент И. Технико-экономические преимущества устройства заключаются в том, что повышаются его показатели надежности за счет устранения потерь информации при выполнении операции чтения данных из буферного запоминающего устройства. Дополнительное к авт. св.1176382.3 ил.Изобретение относится к запоминающим устройствам, может быть использовано в качестве буферного запоминающего устройства в системах обработки информации, каналах и устройствах обмена и является усовершенствованием устройства по авт. св. Юо 1176382.Пель изобретения повышение надежности устройства.На фиг.1 приведена структурная схема буферного запоминающего устройства; на фиг.2 - с Груктурная схема блока памяти; на фи .3 - структурная схема триггера.Буферное запоминающее устройство содержит блокпамяти с информационными входами 2 и выходами 3, счетчик 4 адреса записи, счетчик 5 адреса чтения, ревер( ивный счетчик 6, первый вход 7 управления, (н)рвый элемент ИЛИ 8, первый коммутатор 9, второй коммутатор 10, второй эл( мент ИЛИ 11, триггер 12, элемеп И 13, второй 14 и и( рвый 15 выходы у);рзвления, второй 16 и третий 17 входы управления, вход 18 начальной установки, элеме)п 19 задержки, элемент НЕ 20, зторой элемент И 21, одновиоратор 22, четвертый вход 23 управления и третий выход 24 управления.Блок 1 памяти содержит накопитель 25, элементы И-ИЛИ 26, Р-триггер 27, элементы 28 и 29 задержки, одновибратор 30 и элемент ИЛИ 31.Триггер 12 содержит Р-триггер 32 и элеен Г ")11 33Устройство работает слелук)шим образом.Перед началом работы сигналом по входу8 начальной установки с)етчик 4 адреса :зас, счетчик 5 адреса чте ия, реверсивцый счетчик 6 и триггеры 27 32 устацав- ПИВЗК)ТС 5 В ЦУЛСВЫС СОСТОЯН 1151.1 л 5 организации обмена информацией между источциком и приемником в режиме с предварительным накоплением блока лаццых коммутаторы 9 и 10 устанавливаются в положения, соответствующие требуемой величине блока обмена, з именно: при блоке Обм(нз, рзгзно)1 2-едни 1 информации (где К = - 1, 1: празрядность счетчиков 4 - 6), коммутатор 9 устанавливается в положение, при котором к первому К-(зходу триггера 12 подключатся выход К-го разряда счетчика 5 адреса чтения, а коммутатор 10 при ЭТОМ ЧСЗНЗВЛ ЦГЗЗЕТС 51 В НОГ 0)КЕНИЕ ЦРИ КОТО- р(м и) Вхо1 эемецт) И "1Ноткз чаются выходы К + 1 и разрядов ревс.рсцвного счетчика 6.При выполнении операццзаписи нз информационные входы 2 устройства подается информация, подлежащая записи, в сопровождении импульса записи на перил входе 7 управлсция. Сигнал на первом входе 7 управления устройства, воздействуя на первые входы элементов И-ИЛИ 26 и через элемент 28 задержки и одновибратор 30 нз вход управления накопителя 25, обеспечит нодключе 5 0 15 2 О 25 ЗО 35 40 45 5 О 55 цие к адресным входам накопителя 25 выходных сигналов счетчика 4 адреса записи и запись по этому адресу данных с входных информационных изин 2 устройства. По заднему фронту сигналя на первом входе 7 управления устройства производится модификация содержимого счетчика 4 адреса записи и реверсивного счетчика 6, т. е. к их содержимому добавляется единица. Запись последующих информационных посылок осуществляется аналоги:но.По накоплению в буферном запоминающем устройстве требуемого блока обмена на выходе элемента ИЛИ 11, т. е. на первом Выходе 15 управления устройства, появляется высокий уровень сигнала, свидетельствующий о том, что устройство готово к выполнению опера,ии чтения данных.При необходимости пол ения блока данных приемник цнфорх;зции посылает сигнал на второй вход 16 управления устро)сгва, который устяцавли Вяе т) иГГ(р 12 в е )инич - цое состояние. При этом цз втором выходе 4 управления устройства К)является высокий уровень сигнала, свиете.,ьствую)ций о том, что устройство выполняет оцерзцио чтения блока данных, Следут отплыть. по в это время устройство способно удовлетворять и запросы ца запись дзцных. Дно)зре,)енно с этим по переднему фронту сигнала нз выходе трипера 12 через открытый Второй элсмент И 21 одновибратор 22 формирует сигнал, который воздейству(т цз вторыс входы элементов И-ИЛИ 26 и но;(клю)з(т к адрегцым входам цакопите 1 я 25 Выходные сг:злы счетчика 5 адрес:1 чт(1 я. Осз)ш(твляется чтение данных из цзкоит;ля 25 цо адресу, сформированному цз (;е 1 к 5 11,(реса чтения ца ньходньс нформзционнь)с выходы 3 устройства. По перел(е 1) )Оц, сигнала на выходс окцовиопзтопз 22 зз тер- жяннОГО нз эсементе 29 зязер)кк:1, )с; ЯНЗВ- ливается в едицичцос сос",оянс триггер 27, Выходной сигнал котороо поступает нз третий выход 24 упрзвлеция устройства является запросом к пркемнцк; инфор.",зцц ца ыдачу данных.Прие)нзк ицформяцци, считывая данныеВыхОДных информзцоцных 1 зх( (11 3 зстройства, посыласт сигнал подтверждения приема нз третий Вход 7 унрз)зле)зя ройства, который проходит через открытый элеме)п И 13 и моди(1)ицирзет солерж;мое с еч)п(з 5 Ядре(з чт( ния добв,51(тся ед- ница) и содержимое реверсцвно)о счстикз ) зыч)зтзетс 5 единица ч(зрез эле лент И,1 И 31 сбрасывает в пулевое сстояне Григ)ер 2. После сброса сигнала на третьем входе 7 управления устроиствз через ннтерьал времени, определяемый вегич)знои задержки элемента 19 задержки, ца выход( формирователя 22 снова К)явится сигнал, который воздействует нз третий вход управленя блока 1 памяти и обеспечивает пение данных из следующей ячейки пакоителя 25. Оперз 1278979ция чтения данных продолжается до тех пор, пока не сосчитается весь блок данных, то есть 2"-единиц информации, после чего задним фронтом сигнала на К-входе триггера 12 последний устанавливается в нулевое состояние. При этом на втором выходе 14 управления устройства появится низкий уровень сигнала, свидетельствующий о том, что блок данных был выдан приемнику информации. Однако приемник информации может ос О тановить операцию чтения до момента окончания чтения блока данных. Это может быть вызвано, например, обнаружением приемником сбоя в работе своего оборудования или сбоя в информации, считанной из буферного запоминающего устройства. В этом случае приемник после поступления к нему запроса от буферного запоминающего устройства на прием информации направляет сигнал на четвертый вход 23 управления устройства. Сигнал на четвертом входе 23 управления устройства, поступая на второй К-вход триггера 12, сбрасывает его в нулевое состояние, одновременно этот сигнал через элемент ИЛИ 3 устанавливает в нулевое состояние триггер 27. После анализа причин возникновения и устранения сбоя приемник имеет возмож ность продолжить чтение предыдущего блока информации, начиная с последнего несчитанного им слова. Для этого приемник информации направляет сигнал на второй вход 16 управления устройства, по которому начинается операция чтения несчитанной части информации предыдущего блока обмена. Чтение. информации из буферного запоминающего устройства при этом производится аналогично рассмотренному. Следует отметить, что для нормальной работы устройства сигналы на первом и третьем входах управления блока 1 памяти должны быть разнесены во времени.Предлагаемое буферное запоминающее устройство обеспечивает и другие режимы обмена данными между источником и приемником информации. Так, например, при установке коммутатора 9 в положение, при котором К-вход триггера 12 подключается к выходу элемента ИЛИ 8, устройство также будет осуществлять обмен блока данных. Однако объем блоков информации будет непостоянным, так как считывание данных нацинается при накоплении 2 -единиц информаКции, а заканчивается по опустошению буферного запоминающего устройства.Формула изобретенияБуферное запоминающее устройство по авт. св. 1 хЪ 1176382, отличающееся тем, что, с целью повышения надежности устройства, оно содержит последовательно соединенные элемент задержки, элемент НЕ, второй элемент И и одновибратор, выход которого соединен с третьим входом управления блока памяти, установочный вход которого подключен к установочному входу устройства, а управляющий выход блока памяти является третьим выходом управления устройства, второй К-вход триггера подключен к четвертому входу управления блока памяти и является четвертым входом управления устройства, вход элемента задержки подключен к третьему входу управления устройства, второй вход второго элемента И подключен к выходу триггера.1278979Фиг 2С оста в ител ь С. Шу с тенко Редактор В. Данка Техред И. Верес Корректор А Обруцар Заказ 6847/54 Тираж 543 Подписное ВНИИПИ Государственного комитета СССРпо делам Изобретений и открытий113035, Москва, Ж - 35, Раушская наб, д 4 5Филиал ППП Патент, г. Ужгород, ул Проектная, 4