Вычислительное устройство для решения дифференциальных уравнений

(50 4 С 06 Р 15/3 ПИСАНИЕ ИЗОБРЕТЕН ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ Н АВТОРСКОМУ СВИДЕТсЛЬСТ(71) Ордена Ленина институт кибернетики им, В.И.Глушкова(54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯРЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ(57) Изобретение относится к областивычислительной техники и предназначено для решения диАФеренциальных нелинейных и квазилинейнык уравнений вчастных производнык, Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, чтоустройство содержит блоки памяти,сдвигатель, регистр, сумматор результата, блок синкронизации, группу элементов И, накапливающий сумматор,схему приоритета, дешийратор и коммутатор. Это обеспечивает совмещениеОво времени итерационного процесса по- щиска решения и Формирования очередного разряда приращения переменной, приэтом каждая итерация в устройстве Свыполняется за шесть тактов. 2 ил, 12 7134+с 1 П +Й,1,1- значение искомой Функции,Формируемое на В+1)-й 30итерации в сумматоре 7результата,значения функции, сд)ормированное на 1-й итерации в соседних узлахй, - коэфд)ициенты,значение праной частиуравнения,(к)1+),) ( ВфГ,. Устройство, работает следующим образом.Перед началом работы узла в блок1 памяти записываются в последсвательно расположенные ячейки коэ 44 ициенты а(, , с), , значение правой 45части Г заносится. в сумматор 3, асумматоР 7 результата обнуляется,Счетчик 20 блока 10 синхронизациитакже устанавливается в нулевое состояние, При этом узел 4 приоритетчвыделяет из кода значенчя 1. старшийзначащий разряд и Формирует его номер, который фиксируется в регистре5В качестве узла приоритета можетиспользоваться, например, микросхематипа К 500 ИВ 165 (кодирующий элемент сприоритетом). На входы 11 приращенийданного узла подключаются выходы 14приращений соседних узлов,Изобретение относится к областивычислительной техники и предназначено дпя решения дифференциальных уравнений в частных производных.Целью данного предложения является повышение быстродействия.На Фиг, 1 приведена блок-схема устройствау на Фиг,2 - схема блока синхронизации,Устройство содержит блок 1 памяти, 1 цсдвигатель 2, накапливающий сумматор3, узел 4 приоритета регистр 5, дешифратор 6, сумматор 7 результата,группу элементов И 8, коммутатор 9,блок 10 синхронизации, входы 11 приращений, выход 12 результата, вход13 пуска устройства, выход 14 приращений, вход 15 задания точности,Блок 20 синхронизации содержит дешифратор 16, элемент ИЛИ 17, элемент18 задержки, генератор 19 и счетчик 20.Алгоритм функционирования узлаописывается зависимость вида:25 При поступлении сигнала на вход 13 узла запускается генератор 19 импульсов, с выхода которого импульсы поступают на вход счетчика 20, с выхода которого код используется в качестве адреса для блока 1 памяти коммутатора 9 и разворачивается на выходах дешифратора 16, сигналы с выходов с второго по шестой дешифратора 16 объединяются элементом ИЛИ 17 и синхронизируют считывание коэффициентов с блока 1 памяти, а, пройдя элемент 18 задержки, используются в качестве стробирующих сигналов для сумматора 3, В соответствии с этими управляющими сигналами производится последова- ТЕЛЬНО ПОДКЛЮттЕЫИЕ На УПРаВЛЯЮЩИй вход сдвигателя 2 прирацтений переменной дП+1 , поступающих от со 1+1седних узлов по входам 11, и считывание из блок 1 памяти соответствующих им коэффициентов а, , с 1;, в пятом такте подключается к управляющему входу сдвигателя 2 код номера старшего разряда в г:риращении данного узла дП;, а из блока 1 памяти считывается коэффициент "-1", Сдвигатель 2 осуществляет сдвиг коэф(Ъициентов а . . . й; на число разрядов, равное номеру старшего разряда. соответствующего кода приращения д .,)тем самым осуществляется умножение этих коэффициентов на приращения переменной, В сумматоре 3 происходит накопление суммь) а П ,+ Ь дП. +Ч 1-1 ) 11 11 1,)+ с,дО; ), + с 1 дП ,1, а в последнем такте происходит вычитание приращения, сдюрмированного в данном узле дП . Таким образом, в сумматоре 3 формируется приращение( К+1) (11)где= ); - А) является остат 11ком от предыдущей итерации, из которого с помощью узла 4 приоритета вы, (К 1.1) деляется приращение дЬ в виде старшего значащего разряда кода(д 0 и Формируется номер позиции1,)этого разряца в регистре 5, знак приращения фиксируется в знаковом разряде регистра 5,. которые затем используются в следующей итерации, при-. чем знак приращения управляет работой сумматора 3., настраивая его по управ" ляющему входу на выполнение операции сложения или вычитания.ЮВ шестом такте Формируется сигнал на шестом выходе дешифратора 16 блока1277110 синхронизации, который поступает на стробирующие входы регистра 5 и сумматора 7,результата, где фиксирует( к+1ся приращение аУ., и вычисляется1 (К) текущее значение переменной Б,1 к-и (КЗ+ аУ соответственно. Этот1,) 14же сигнал устанавливает счетчик 20 в нулевое состояние, подготавливая устройство к проведению следующей ситуации. 10Следующие итерации проходят аналогично. При работе узла в составе цифровой сетки на каждой итерации анализируется величина приращенийЬБ; и при достижении заданной точности 15 происходит прекращение работы всех узлов. При поступлении сигнала на вход 15 считывания узла открывается группа элементов И 8, разрешая выдачу искомой переменной У; с выхода сумматора 20 7 результата на выход 12 узла,Формула изобретенияВычислительное устройство для решения дифференциальных уравнений, со держащее блок памяти, сдвигатель, регистр, сумматор результата, группу элементов И, блок синхронизации, вход пуска устройства подключен к входу запуска блока синхронизации, первый 30 выход которого подключен к синхронизирующему входу регистра, а второй выход - к входу считывания блока памяти, вход задания точности устройства подключен к первым входам элементов И 35 группы, выходы которых подключены к выходам результата устройства, о т - л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в 34него введены накапливающий сумматор, узел приоритета, дешифратор и коммутатор, первый выход блока синхронизации подключен к стробирующему входу сумматора результата, третий выход блока синхронизации подключен к синхронизирующему входу накапливающего сумматора, выходы с четвертого по шестой блока синхронизации подключены к управляющим входам коммутатора и к адресным входам блока памяти, выходы блока памяти подключены к информационным входам сдвигателя, выходы которого подключены к входам модуля слагаемого накапливающего сумматора, выходы модуля результата которого подключены к входам узла приоритета, выходы которого поразрядно подключены к информационным входам регистра, выход знакового разряда сумматора подключен к информационному входу знакового разряда регистра, выходы которого поразрядно подключены к входам дешифратора, к первому информационному входу коммутатора и к выходам приращений устройства, выход дешифратора подключен к первому входу сумматора результата, выходы которого подключены к вторым входам элементов И группы, выход знакового разряда регистра подключен к второму входу сумматора результата, информационные входы с второго по пятый коммутатора подключены к входам приращений устройства, первый выход коммутатора подключен к тактовому входу сдвигателя, второй выход коммутатора подключен к входу знакового разряда накап" ливающего сумматора.1277134 Составитель В.СмирновТехред М,Ходанич Корректор А,Обруч едактор И.Рыбченк 7 аказ ббб о о 5 аб д,ск роизводственно-полиграйическое предприятие, г. Ужгород, ул ктная,/44 Тираж ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, Рауш