Устройство для вычисления квадратного корня

;1 д, 3 БИЬЛИИИА ОПИСАНИЕ ИЗОБРЕТЕН А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ Цифровыемашины281, 32СССР1976.СССР1973. ум(54) УС РАТНОГО (57) Из но в сп вычисли нальног асши ля в составе с бо ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(56) Самофалов К.Г. и др.электронные вычислительныеКиев; Вища школа, 1983, с.Авторское свидетельствоВ 611208, кл, С 06 Р 7/552Авторское свидетельствоВ 560224, кл. С 06 Г 7/552 РОИСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДКОРНЯбретение может быть приме циализированных автономных елях или в качестве функци шими ЭВМ. Целью изобретения являетсяускорение вычисления квадратного кор"ня при оперировании числами с плавающей запятой, Цель изобретения достигается за счет выбора начальныхприближений значений мантисс, обеспечивающих повышенную скорость сходимости итерационного процесса. Устройство содержит входной регистр 1,блок 2 памяти опорных значений мантисс, счетчик 3, блок деления 4, сматор 5, регистр итерации 6, выходной регистр 7, распределитель импульсов 8. Устройство под действием импульсов от распределителя импульсов8 обеспечивает с помощью блока деления 4, сумматора 5 и регистра итераций вычисление квадратного корняпо методу Герона. 1 ил.12 б 7409 Изобретение относится к вычислительной технике и может быть использовано в специализированных функциональных преобразователях,Цель изобретения - повышение быстродействия вычисления над числами сплавающей запятой за счет сокращения числа итерации.На чертеже представлена функциональная схема устройства.10Устройство для вычисления квадратного корня содержит входной регистр 1, блок 2 памяти опорных значений мантисс, счетчик 3, блок 4деления, сумматор 5, регистр 6 итера 15ции, выходной регистр 7, распределитель 3 импульсов. Устройство работает следующим образом.Пусть П - мантисса входного числаА с четным порядком, равным р = 2 к,20тогда 2 к РА=У 2 =х2 25;де Н = х при порядке р=2 к подкорен-,ного числа А,хБ= при порядке р =- (2 к - 1), В этом случае подкоренное число А в Формате с плавающей запятой при мет вид А=У"2,240, Л, Данную формулу удобно использоватьдля ориентировочного определения количества циклов вычислений о и емкости блока 2 памяти Е = 2 , необходимых для обеспечения заданной точности нахождения результата.Представим код входного числаА = х 2 в формате с плавающей запя- той Тогда представим алгоритм вычислений следующим образом 3 =- Я = г"О = у 2, ь= у-" число, из которого извлекается квадратный корень,точное значение результата,очередной номер цикла вычислений,приближенное значение результата перед выполнением 1-гоцикла вычислений;приближенное значение результата после выполнения 1.-го цикла вычислений,Дпя обеспечения высокого быстродействия в устройстве используется блок 2 памяти, в котором хранятся55 значения мантисс результата для опорных значений Б, мантиссы Н.Подкоренное (входное) число А = х2 = 11 2 в формате с плавающей запятой имеет мантиссу х, областьизменения которой 0,5 ( х ( 1,0, амантисса Б изменяется в пределах0,25Б ( 1,00,Для простоты формирования адресавыборки квадратного корня у, = ГО,иэ опорного значения мантиссы Н,область изменения величины 11 разобъемна Е = 2 (Е - объем памяти) интервалов, при этом для поддиапазонов0,25 ( П с 0,50, 0,50 ( П1,00размеры этих интервалов одинаковы иравны соответственно: 0,25/2 =0,5/1,= А 0,50/2 =1,00/Ь= Каждый интервал изменения величины Б имеет нижнюю и верхнюю границу соответственно 0, Па, для которых квадратные корни соответственно равны у 1 13, у БОпорное значение у = Б для кажоо дого интервала выбираем на основе принципа равенства относительных ошибок для граничных значений у ; уР а 1 т,е, выбираем из соотношения; у уо уо у у у Р Максимальное значение относительнойошибки О. начального приближения у,при хранении и блоке 2 памяти 1. = 21чисел не превосходит величины 1 Ы(г-С,1+)Так как после каждого цикла вычислений по итерационной Формуле количество верных разрядов увеличивается не менеечем в два раза, топослевыполнения с 1 циклов относительная ошибка результата г,1267409 р = ЗнР.Р, Р Р При четном значении порядка р = 2 п состояние разряда Р , = О (младший разряд входного регистра 1 находится в нулевом состоянии). 1 ОДля формирования адреса для выборки из блока 2 памяти начального приближения мантиссы результата у, = Ю необходимо на первый вход блока 2 выдать код (х х х 1), а на второй 15 вход - содержимое младшего разряда порядка Р (младшего разряда входного регистра 1), Так как при Р, =1мантисса Б =, то этот же сигнал можно использовать для выполнения 20 операции сдвига мантиссы х на один разряд вправо.Сигнал с первого распределителя 8 импульсов открывает информационный вход входного регистра 1 и подкоренное число А = х2 поступает в устйройство.По сигналу с третьего выхода распределителя 8 импульсов на выходах входного регистра 1 формируются (1 - 1) старших разрядов адреса выборки начального приближения мантиссы результата у, = Г и код порядка Р входного числа, которые поступают соответственно на первый адресный З 5 вход блока 2 памяти и на информационный вход счетчика 3. При состоянии "1" младшего разряда (нечетное число) с выхода младшего разряда входного регистра поступит сигнал на 40 счетный вход счетчика 3, второй адресный вход блока 2 памяти и на вход сдвига входного регистра 1, По это:му сигналу при р = (2 к - 1) будет сформирован код адреса (ххз.х 1) 45 выборки величины у в счетчике 3 сформируется величина (р+1) = 2 к, мантисса х сдвинется на один разряд вправо и выработается мантисса П = 30 х 2 50 лений по формуле в регистре 6 итераций вырабатывается новое приближенное значение мантиссы результата у: 1 11=2у;,После выполнения о заданных циклов А=Знх,1 хх х х 1 х ЗНРР РРх=Знх 1 хххх.х,Знх = О При нулевом состоянии младшего разряда входного регистра 1, порядок р = 2 к, сигнал на вход сдвига входного регистра, а также на второй 55 адресный вход блока 2 памяти и счетный вход счетчика 3 не поступит, поэтому сдвига мантиссы х не произойдет (П = х), код адреса выборки иудет иметь вид (х х хО), а счетчик 3 будет в состоянии р = 2 к.По сигналу второго выхода распределителя 8 импульсов начальное приближение мантиссы у = 1 ГГ результата поступит в регистр 6 итерации через свой второй информационный вход,После этого устройство переходитна выполнение заданного количествао циклов вычислений мантиссы у = ГГрезультата к, для чего на выходе распределителя 8 импульсов вырабатывается серия сигналов.При выработке -го сигнала с четвертого выхода распределителя 8 импульсов, обеспечивающего д-й цикл вычислений, который поступает на стробирующий вход блока 4 деления, в госледний через вход делимого и делителя поступят величины Б, у соответственно с выхода старших разрядоввходного регистра 1 и с выхода регистра 6 итераций. В блоке 4 делениявырабатывается величинаЧ;- фкроме того, блок 4 деления вырабатываетсигнал окончания, который поступаетна стробирующий вход сумматора 5,по которому в последний поступаютчерез информационные входы величины:БУ-- с выхода блока 4 деления у.Ф(у: + в ), а также сигнал окону.чания, который поступает на стробирующий вход регистра 6 итерации.По этому сигналу с выхода сумматора1 Б5 величина у. = - -(у. + -- ) через2 - у, ,первый информационный вход поступитч регистр 6 итераций, Для обеспечения 13деления на 2 величины (у. + в ),1-1 вырабатываемой в сумматоре 5, информационный выход последнего соединен с вторым информационным входом регистра 6 итераций со сдвигом на один разряд в сторону младших разрядов, после выполнения -го цикла вычисвычисления мантиссы в регистре 61267409 счетчик, блок деления, блок памяти опорных значений мантисс и вЫходной регистр, причем выход старших разрядов входного регистра соединен с пер. вым адресным входом блока памяти ного блока деления, выход признакаокончания деления которого соединенсо стробирующим входом сумматора,выход признака окончания суммироваФормула изобретения со сдвигом на один разряд и сторонустарших разрядов с информационнымвходом счетчика, стробирующий вход ходом старших разрядов входного регистра, пятый выход распределителяимпульсов соединен с входом разреше-.ния записи выходного регистра, входстробировация выборки информации которого соединен с шестым выходом распределителя импульсов, выход выходного регистра является выходом результата. устройстСоставитель С,КуликовРедактор М,Петрова Техред К.ХодаиичКорректор А.Зимскссов Заказ 5775/47 Тираж б 71ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва Ж, Раушская наб: д, ч/5 Подписное Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4 будет выработано приближенцое значе 1 Бние 1 = в -(у + в ) с точностью2 -1 уо 1не ниже заданной, По сигналу с пятого выхода распределителя 8 импульсов, поступающего на вход разрешения записи выходного регистра 7, поступят мантисса результата у и порядок к =р +2.при р=2 к или к = впри р2 02 кс выходов соответственно регистра б итерации и счетчика 3. Для обеспечения выработки порядка к результата входы младших ра.зрядов выходного регистра 7 соединены со сдви гом на один разряд вправо с выходом счетчика 3, в котором ранее вырабатывалась величина 2 к.В выходном регистре 7 будет выработан результатлА = 2П = у.По сигналу с шестого выхода распределителя 8 импульсов результат гк=у 2 поступит на выход устройства. Устройство дпя вычисления квадратного корня, содержащее входной регистр, сумматор, регистр итерации и распределитель импульсов, причем вход аргумента устройства соединен с информационным вхо,цом входного регистра вход разрешения записи котоУ35 рого соединен с первым выходом распределителя импульсов, информационный выход сумматора соединен сс сдвигом на один разряд в сторсну мпадших разрядов с первым информационным входом регистра итерации, вход разрешения записи которого соединен с втсрым выходом распределителя импульсов, о т л и ч а ю щ е е с я тем, что, с целью ускорения вычисления квадратного корня чисел с плавающей запятой за счет сокращения числа итераций, в него дополнительно введены спорных значений мантисс, выход младшего разряда и вход сдвига входного регистра сбъединек,ы и соединены свторым адресным входом блока памятиопорных значений мантисс, выход которого соединен с вторым информационным входом регистра итерации, выходыкоторого соединены со старшими разрядами информационного входа выходного регистра, с входом делителя блс 1 ка деления и с входом первого слагае"мого сумматора, вход второго слагаемого которсго соединен с выходом частния которого соединен со стробирующимвходом регистра итерации, младшиеразряды информационного входа выходного регистра соединены с выходамиразрядов счетчика, счетный вход которого соединен с выходом младшегоразряда входного регистра, выходмладших разрядов которого соединен входного регистра соединен с третьимвыходом распредепителя импульсов, чет" вертый выход которого соединен состробирующим входом блока деления,вход делимого,которогс соединен с вы