Устройство для формирования интегральных характеристик модулярного кода

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК М 7 ОПИСАНИЕ ИЗОБРЕТЕНИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ельский инститроблем ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ДЛНИЯ ИНТЕГРАЛ ЬНЫТИК МОДУЛЯРНОГО К(57) Изобретение относиной технике и может бв быстродействующих цифдля выполнения немодул ство СССР 02, 1977.во СССР/02, 17.07.81.Я ФОРМИРОВА- Х ХАРАКТЕРИСОДАтся к вычислительыть использовано ровых устройствах ных операций над,ЯО 1266009 числами, представленными в непозиционных системах счисления. Целью изобретения является расширение функциональных возможностей устройства за счет получения ранга, ядра и полиадического кода числа. Для этого устройство содержит информационные входы, входные регистры, блоки суммирования вычетов, сумматоры, корректор ядра числа, анализаторы индексов знаковых чисел, корректор ранга числа, регистры первой, второй и третьей цифр полиадического кода числа, счетчики, регистр поправки, выходы полиадического кода, выход поправки, выход ранга числа, выход ядра числа, два элемента задержки, Блок суммирования вычетов содержит функциональные преобразователи, регистры, сумматоры, элементы задержки, блок формирования числа переполнений. 2 ил.Изобретение относится к вычислительной технике и предназначено для использования в быстродействующих цифровых устройствах для выполнения немодульпых операций над числами, представленными в не- позиционных системах счисления.Цель изобретения - расширение функциональных возможностей устройства за счет получения ранга, ядра и полиадического кода числа.На фиг. 1 представлена структурная схема устройства; на фиг. 2 - структурная схема блока суммирования вычетов по модулю системы счисления.Устройство содержит информационные входы 1.1, 1,2.к (к -- число оснований модулярной системы счисления), входные регистры 2.1, 2.2 2.к, блоки 3.1, 3.2 3 к - 1 суммирования вычетов соответственно по модулям ш, шз, .ш, сумматсры 4.1, 4.24 к - 2 по модулям шз, гп,ь,ш. соответственно, корректор 5 ядра числа, анализаторы 6.1, 6.2,б.к - 2 индексов знаковых чисел, корректор 7 ранга числа, регистры 8.1, 8.2, 8.3 соответственно первой, второи и третьей цифр полна ического кода числа, счетчики 9.19 (к 1) соответсгвенно по модулям ш 1, ш 5 ш, регистр 10 поправки, выходы 11.1, 11.211.к полиадического кода, выход 2 поправки, выход 3 ранга числа выход 14 ядра числа, первый 15.1 и второй 15.2 элементы задержки.Блок 3.1 суммирования вычетов по модулю ш, содержит функциональные преобразователи 16.1,16.216.г (г= - 1 - -), регистры 17, сумматоры 18 по модулю ш элементы 19 задержкии блок 20 формирования числа переполнений,Устройство работает следуюп 1,им образом.Модулярный код (а 1, а 2 я) исходного числа АЕ 0,1М - 1, где а==/А/ (1= - 1,2к); ш, - - основания системы; М=.к=Нгп через входы устройства 1.1, 1.2 з=1.к принимается во входные регистры 2.1, 2.22.к, после чего начинается операция формирования интегральных характеристик модулярного кода числа А. Остаток аь совпадающий с первой цифрой полиадического кода числа, подается с выхода регистра 2.1 в элемент 15,1 задержки, представляющий собой цепочку из Т =1 од, кпоследовательно соединенных регистров, и через Т тактов появляется на выходе элемента 15.1 задержки. На (Т+1) такте он заносится в регистр 8.1. Остатки а, с 2, а с выходов регистров 2.1, 2.22.к подаются на соотзетствующие входы блоков 3.2,. З.к - 1 суммирования вычетов по модулям ш 2, шз гп, соответственно, выполненных по конвейернойсхеме.С помощью функциональнь 1 х преобразователей 16.1, 16.216.г (г= Ц, 1== 2, 3к), представляющих собой ПЗУ емко.стью 2 4-слов (1= 1,2г) разрядК., +-6ностью 1+, бит, формируются пары вычетовК;(сс 2; и а):= (Ч,(а, 1)+ с 1,(а 2,)ш- с);(а 2, 1) + с)с (а,)),10гдес);(я)=- - агМ / п 1,;=1,2 1;ММш20Суммирование вычетов с 1;(сс), с 1,(а )9;(а;) продолжается в сумматорах 18 с переполнением. Промежуточные результаты на каждом такте заносятся в регистры 17.Полученная по истечении 1 оп 2 -го такта величинапоступает на вход элемента 19 задержки, состоящего из цепочки из Т- од 2) регистров, и на Т-м такте появляется на первом выходе блока Зл. Одновременно на выходе блока 20 формирования числа переполнений, являющемся вторым выхсдом блока Зл, формируется число р; переполнений, прошедших в ходе проведенного суммирования.Величина г 1, представляющая собойвторую цифру полиадического кода числа А, с первого выхода блока 3.1 передается в регистр 8.2, а величинарн и т 1, с второго вы хода блока 3. -и первого блока Зл поступают соответственно на первый и второй входы сумматора 4.1 - 2 (с= 3, 4 к), на первом выходе которого формируется оценка а;= = - 1 р - 1+ ,"ш;, на втором выходе - признак8= ь;б;, где со;= 1 при наличии переполнения при суммировании; о;= 0 при отсутствии переполнения; б; - признак, формируемый на третьем выходе суматоров 4.24 к - 3; о,=- 1 в случае, если сумма раьна вычету ш - 1, о,= 0 в остальных случаях. Величина лаз совпадает с третьей цифрой полиадического кода числа А и поэтому подается в регистр 8.3 непосредственно. Оценки а; (1= =4, 5 к) подаются на информационные входы счетчиков 9 л соответственно. Признаки 8, и 6; с выходов сумматора 4 л - 2 поу 5 даются на соответствующие входы анализаторов 6.1 - Зб.к - 2 (1= 4,5к). Признак 8 з подается также через элемент 15.2 задержки на счетный вход счетчика 9.1, На выхо 1266009-го порядкакоторая поступает на счетный вход счетчика 9 +1 (= 4,5,6к - 1).Поправка . с выхода анализатора б.к - 1 передается в регистр 10 поправки, а также подается на первые входы корректоров 5 и 7 ядра и ранга числа, на вторые входы которых поступают соответственно величины т) и р. В результате коррекции вЛ Лсчетчиках 9; получают -ые цифры полиадического кода а;=а;+ 6;гп. В корректоре 5 определяется ядро числа т= т 1 - гп 0 в корректоре 7 - ранг р= р+ 0 числа А, Полученные интегральные характеристики исходного модулярного кода а, а 2,"., а, О, р и т) снимаются с выходов 11.1, 11.211 12, 13 и 14 соответственно.Благодаря конвейерной структуре предлагаемого устройства формирование интегральных характеристик каждого последуюшего числа может быть начато после одного такта выполнения операций по формированию интегральных характеристик предыдушего числа.формула изобретенияУстройство для формирования интегральных характеристик модулярного кода, содержашее к входных регистров (к число модулей системы), входы которых являются входами устройства, (к - 2) блоков суммирования вычетов по модулям гп 2, гпзгп , соответственно, анализатбр индексов знаковых чисел и регистр поправки, выход которого является выходом поправки устройства, отличающееся тем, что, с целью расширения функциональных возможностей за счет получения ранга, ядра и полиадического кода числа, в него введены первый и второй элементы задержки, дополнительный блок суммирования вычетов по модулю гп, (к - 2) сумматоров почисел соответственно, (21 - 1)-й и 2;й входы -го анализатора индексов знаковых чисел подключены соответственно к второму выходу 1-го и третьему выходу (1+1)-го сумматоров для всех 1= 1, 2 +1, 1= 1,2 , =1,2 к - 3. 40 модулям гпз гп соответственно, корректор ядра, (к - 4) дополнительных анализаторов индексов знаковых чисел, корректор ранга, регистры трех младших цифр полиадического кода и (к - 3) счетчиков по модул ям гп 4 гпз гп, выходы которых явля ются выходами полиадического кода устройства, выход корректора ядра является выходом ядра устройства, а выход корректора ранга числа - выходом ранга устрой О ства, выход первого входного регистра черезпервый элемент задержки соединен с входом регистра первой младшей цифры полиадического кода, 1-й вход блока суммирования вычетов по модулю гпподключен к выходу -го входного регистра (где = 2,3 К;1= 1, 2 ), первый выход блока суммирования вычетов по модулю гп 2 подключен к входу регистра второй младшей цифры полиадического кода, первый и) второй входы -го сумматора по модулю гп;+з (= 1,2 К - 2) подключены к второму и первому вы, ходам блоков суммирования вычетов по модулям гп, и гп;. соответственно, первый и второй выходы блока суммирования вычетов по модулю гп подключены к вторым входам корректоров ядра и ранга числа 25 соответственно, первые входы которых ивход регистра поправки обьединены и подключены к выходу (К - 3)-го анализатора индексов знаковых чисел, первый выход первого сумматора по модулю гпз подключен к входу регистра третьей младшей цифры полиадического кода, а его второй выход через второй элемент задержки подключен к счетному входу первого счетчика по модулю п 1, первый вход -го сумматора по модулю гп;+2 (= 2, ЗК - 2) подключен к информационному входу счетчика по модулю и;+2, 35Осчетныи вход счетчика по модулю гп;+2 (= 3, 4 К - 2) подключен к выходу ( - 2) -го анализатора индексов знаковыхуска Редактор О. ГоловачЗаказ 5682/58ВНИИПИпо113035, МФилиал ППП Составитель О. НеплохТехред И. ВересТираж 816Государственного комитетаела м изобретений и открытсква, Ж - 35, Раушская набПатент, г. Ужгород, ул, П вКорректор ИПодписноеСССРийд. 4/5роектная, 4