Вычислительное устройство

(5) 4 0 06 Г 7/54 О ц ПИСАНИЕ ИЗОБРЕТЕ ВТОР СУДАРСТНЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ МУ СВИДЕТЕЛЬСТВУ(71) Московский ордена Трудового Красного Знамени инженерно-физический институт(56) Авторское свидетельство СССР В 769536, кл. О 06 Г 7/38, 14.08.78.Авторское свидетельство СССР У 016779, кл, С 06 Р 7/38, 02.11.81(57) Изобретение относится к областивычислительной техники и может бытьиспользовано в цифровых вычислитель-ных машинах и системах для получениязначений полиномов Б=(А+В)Х+АЯ, =) (А+В), )Х Я=Е.АХ". Цельизобретения - повышейие быстродействия устройства - достигается за счетвведения в него блока 12 умножения насумму двух операндов, блока 10 сумматоров, состоящего из ш+1 одноразрядных сумматоров 11, четвертого 4 ипятого 5 регистров и третьего коммутатора 8 с соответству)0 щимифункциональньяи связями между ними. 2 ил. жИзобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и системах для получения значений полиномов. 5Цель изобретения - повышение быстродействия устройства.На фиг, 1 представлена блок-схема вычисЛительного устройства без цепей синхронизации; на Фиг, 2 - схема1 О блока умножения на сумму двух операндов.Вычислительное устройство содержит пять регистров 1-5, три коммутатора 6-8, сумматор 9, блок 10 сум маторов, состоящий иэ ш+1 одноразрядных сумматоров 11, где ш - число разрядов операндов, блок 12 умножения на сумму двух операндов, причем входы первого 13, второго 14 и третьего 2 О 15 операндов устройства подключены к входам первого 1, второго 2 и третьего 3 регистров, выход первого регистра 1 соединен с первым информационным входом первого коммутатора 6, выход второго регистра 2 соединен с первыми информационными входами второго 7 и третьего 8 коммутаторов, управляющие входы первого 6 и третьего 8 коммутаторов соединены с первым 30 входом 16 группы входов выбора вычисляемой функции, второй вход 17 группы входов вычисляемой функции соединен с управляющим входом второго коммутатора 7, выход сумматора 9 соединен с выходом 18 устройства и вторым информационным входом второго коммутатора 7, выход -го разряда (= =1,2,ш) которого соединен с третьим выходом (+1)-го одноразрядного сумматора блока сумматоров, выходы первого 6 и третьего 8 коммутаторов соединены с входами соответственно первого 19 и второго 20 слагаемых множителя блока умножения на сумму 45 двух операндов, вход 21 множимого. которого соединен с выходом третьего регистра 3, +ш)-е разряды =1, 2,ш+1) первой 22 и второй 23 групп выходов блока умножения на сумму двух 50 операндов соединены соответственно с первым и вторым входами )-го одноразрядного сумматора 1 блока 10 сумматоров, выходы переноса и суммы которого соединены соответственно с ин 55 формационными входами четвертого 4 и пятого 5 регистров, выходы которых соединены соответственно с первым и вторым входами сумматора 9 и вторыми информационными входами соответственно первого 6 и третьего 8 коммутаторов, третий вход первого одноразрядного сумматора блока сумматоров подключен к шине 24 логической "1" устройства, блок 2 умножения на суммудвух операндов содержит ш полусумматоров 25, реализующих Функцию р==а, +Ь;, 8, =а, 1 Ь;, где р, и д - состояние выходов 1-го полусумматора,а и Ь - состояние входов -го полусумматора, причем р лд.=О, блок 26многооперандного сложения и блок 27Формирования частичных произведений,построенный в виде матрицы логическихэлементов И 28-30 и ИЛИ 31 так, чтона выходе -й строки матрицы форми-.руются разряды частичного проиэве 1 Х 4 р 1,4-1 11 ф,ш),Устройство работает следующим образом. Перед началом вычислений производится обнуление содержимого регист- ров. В первом такте в первый, второй и третий регистры заносятся значения операндов. ьВ режиме вычисления Я=Е АХК=1реализуется схема Горнера Б =(ОьХ,+В, )Х +В )Х В., )Х +В . На входах 6 и 17 устанавливаются логические сигналы С=1 и С =О, При этом коммутаторы 6 и 8 пропускают на входы 19 и 20 блока 12 информацию иэ регистров 4 и 5, а коммутатор 7 пропускает на третьи входы сумматоров 11 блока 10 информацию из регистра 2. В каждом такте в регистры 2 и 3 записываются очередные значения коэффициентов Л к и аргумента Х , подаваемые на входы 14 и 15 устройства. На выходах 22 и 23 блока 12 формируются старшие разряды двух операндов Ч и У; Ч+ =1 (У+Е, ), где У и Е , - значения, поступившие с выходов регистров 4 и 5 в предыдущем такте. Блок 10 осуществляет поразрядное сложение операндов 7 и У и коКэффициента А , записанного в регистре 2. На выходах блока 10 формируются операнды Е и У , которые записываются в каждом такте в регистры 4 и 5; Е +У =А +Ч +У =(Е , +Ук, )" Х +А . Операнды Ек и У поступаютк к кна вход сумматора 9, на выходах которого формируется результат Як, .выдаваемый на выход 18 устройства.В режиме вычисления Я = (А +В )К:1Х на входах 16 и 17 устанавливаютКся логические сигналы С, =0 и С =1. 11 ри этом коммутаторы 6 и 8 пропуска ют на входы 19 и 20 блока 12 информацию из регистров 1 и 2, а коммутатор 7 пропускает на третьи входы сумматоров 11 блока 10 информацию с выхода сумматора 9, В каждом такте в10 регистры 1-3 записываются очередные значения операндов В , А и Х, подаваемые на входы 13-15 устройства. На выходах 22 и 23 блока 12 формируются старшие разряды двух операндов 15 Ч и М,+11 =Х (А +В ).Одновременно с этим на выходах сумматора 9 формируется, сумма Я20 операндов Еи У , поступающихК. К.1 на входы сумматора 9 с выходов регистров 4 и 5. Затем блок 1 О осуществляет поразрядное сложение операндов Ч, Ы и Я , . Таким образом,25 в каждом такте в регистры 5 и 6 записываются операнды Е и У Е+У =Х (А +В )+Е, +У Выражение Я= (А +В )Х устанавк=1 ливается за и тактов на выходе 18 устройства. 1В режиме вычисления Я, =(А+В ) Х +А на выходах 16 и 17 устанавлик к ваются логические сигнлы С=О и С=О. При этом коммутаторы 6 и 8 пропускают на входы 19 и 20 блока 12 информацию из регистров 1 и 2, а коммутатор 7 пропускает на третьи входы сумма торов 11 блока 1 О информацию из регистра 1. В каждом такте в регистры 1-3 записываются очередные значения операндов Вк, А к и Х к. Значение Я, устанавливается на выходе 18 устрой ства в К-м такте. Сигналы на входах Вычисляемая функ 17 ция50 (Ак+Вк ) Хк+АкьЯ= 2 З(А+В) Х Формула изобретения Вычислительное устройство, содержащее три регистра, два коммутатора,сумматор, выход которого является выходом устройства, причем входы первого, второго и третьего операндов устройства подключены к информационным входам соответственно первого, вто. - рого и третьего регистров, выходы первого и второго регистров соединены с первыми информационными входами соответственно первого и второго коммутаторов, управляющие входы которых являются первыми и вторыми входами группы входов выбора вычисляемой функции устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены блок ш+1 одноразрядных сумматоров, где ш - число разрядов входной информации, блок умножения на сумму двухоперандов, третий коммутатор, четвертый и пятый регистры, выходы которых соединены соответственно с первыми и вторым входами сумматора и вторыми информационными входами соответственно первого и третьего коммутаторов,выходы которых соединены с входамисоответственно первого и второго слагаемых множителя блока умножения на сумму двух операндов, вход иножимого которого соединен с выходом третьего регистра, (+ш) разряды =1,2,,ш+1) первой и второй группы вы.ходов блока умножения на сумму двухоперандов соединены соответственно с первым и вторым входами -го одноразрядногосумматора блока сумматоров,. выходы суммы и переноса которого соединены соответственно с информационными входами пятого и четвертого регистров, третий вход первого одноразрядного сумматора блока сумматоров подключен к шине логической "1" устройства, выход -го разряда (3.=1,2ш) второго, коммутатора соединен с третьим входом (з.+1)-го одноразрядного сумматора блока сумматоров, выход второго регистра соединен с первым информационным входом третьего коммутатора, управляющий вход которого соединен с первым в 1 одом группы входов выбора вычисляемойфункции устройства, выход сумматорасоединен с вторым информационнымвходом второго коммутатора.262485 Составитель Н. Матвееведактор В. Данко Техред Л.Сердюкова Коррект амборская Заказ 5428/4 4/5 Производственно-полиграфическое предприятие, г. Ужгор Проектна Тираж 671 НИИПИ Государств по делам изобр 33035, Москва, ЖПодписноиного комитета СССРтений и открытий35, Раушская наб., д.