Устройство для вычисления обратной величины

(50 3 СРГОЮЯн Ь Я1 Уд ЕТЕНИ ЬСТВУ кии бков во СССР194,СССР1972,СССР1981,1 ЧИСЛЕНИЯ ОБоблас- предноситс назначен ьзован в циф- разли я ис маши ых вычислитель ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗ А ВТОРСНОМУ СВИДЕТЕ(54) УСТРОЙСТВО ДЛЯРАТНОЙ ВЕЛИЧИНЫ(57) Изобретение о ти вычислительнои техники ного назначения. С целью сокращенияоборудования и повышения быстродействия в устройство, содержащее три регистра, сумматор, триггер, две схемысовпадения, введены два блока памяти,шесть линий задержки, разряд четвертичного избыточного сумматора и схема сравнения, Перед началом операциив первый регистр заносится аргумент(- ), В первом такте на входы первого блока памяти поступает первыйстарший разряд числа (-Х) и разрядчу с выхода сумматора, В первом блоке памяти записана таблица перемножения цифр в четверичномкоде. Вовтором блоке памяти записана таблицасложения цифр, поступающих на еговходы, Устройство работает в соответствии с алгоритмом и";, =Р (Г1 12Изобретение. относится к вычислительной технике и предназначено дляиспользования в цифровых вычислительных машинах различного назначения,Цель изобретения - сокращение оборудования,На чертеже приведена схема устройства.На схеме обозначены первый регистр 1, табличный умножитель (ТУ) 2,сумматор 3, элементы 4-6 задержки,табличный сумматор (ТС) 7, элементы8-10 задержки, разряд четверичногосумматора 11, схема 12 сравнения слогическим нулем, второй регистр 13,триггер 14, первый элемент И 15, первый синхронизирующий вход 16, второйэлемент И ,17, второй синхронизирующий вход 18 устройства, третий регистр19, третий синхронизирующий вход 20устройства и информационный вход 21устройства,Устройство работает в соответствиис алгоритмомчу Р (Е, хчу ),(1)пе в чу =чу, + ч У;+ где Р(е) - функция выделения р ого разряда из числа(под числом х понимается результат операции к =Е; - хчу ), Для того, чтобы исключйть вычитание, переменная х заносится в регистр 1 со знаком 4 инус. Все операции производятся в избыточном чет веричном коде, Для представления цифр используются три двоичных бита О) -(О,ОО)4 (1)4-(0.01),(, (2)1 - (О 10)( (3)+ (О 1 1)4( 1)4 -(111),),Перед началом операции, помимо того, что .в регистр 1 заносится аргумент (-х), в регистр 13 записывается начальное значение, равное "1". Запись производится подачей сигнала на вход 20. Сумматор 3 и разряд четверичного. сумматора 11 обнуляются, Входы обнуления не показаны. Аргумент Ф соответствующими сдвигами перед началом операции приводится к интервалу 3 х ) 1. В этом случае результат по модулю всегда равен или меньше единицы, Схема работает по шагам. Каждый шаг включает и+2 тактов, где и - разрядность величины Х,В первом шаге в первом такте навходы ТУ 2 поступают первый старший 41231 Ъразряд числа (-1) и разряд ч у с выхода сумматора 3, В ТУ 2 записанатаблица перемножения цифр я четверичном коде. ,Результат должен бытьпредставлен двумя разрядами; старшими младшим. Оба эти разряда поступаютна первый и второй входы ТС 7, Чтобывеса этих разрядов совпадали, младший разряд произведения задерживает 1 о ся на такт в элементах 4-6 задержки.На третий вход ТС 7 приходит разрядтекущей невязки с В ТС 7 записанатаблица сложения цифр, поступающихна его входы. Цифры, поступающие напервый, второй и третий входы, имеютодин вес, поэтому они образуют суммуи перенос. При этом образуется двухразрядное число. Первый разряд, представляющий собой перенос, поступает щ на первый выхоц, а второй разряд,представляющий собой сумму - на вто 1рой выход ТС 7. Старший разряд непос редственно, а младший через элементы8-10 задержки, поступают на первый 25 и второй входы сумматора 11, Полученный перенос при сложении поступившихцифр используется для корректировкипредыдущего разряда. Скорректированный разряд поступает на выход сумма- ЗО тора, а текущий разряд запоминаетсядля последующей корректировки, Есливыдаваемый разряд есть первый старший разряд невязки, после анализа насхеме 12 сравнения с логическим нулем подается сигнал на вход 16 устройства, Здесь возможны два случая:старший разряд не равен нулю; старший разряд равен нулю.Если старший разряд не ранен нулю, 4 Отриггер 14 по сигналу с входа 16 переходит в единичное состояние и сигнал появляется на выходе схемы 15совпадения, По этому сигналу содержимое регистров 1 и 13 сдвигается на 45два разряда в сторону младших разрядов, т,е., восстанавливается состояние на начало шага, Одновременно величина с. выхода сумматора 11 склады:вается с содержимым сумматора 3 и,сумматор 11, а также элементы задерж Оки обнуляются (шина сброса в нуль непоказана). Далее первые такты шагаповторяются. И так до тех пор, покастарший разряд не станет равным нулю,Это свидетельствует о том, что теку чщии разряд результата найден лравильно, Соответственно триггер 14 по сигналу с входа 16 устанавливается в нулевое состояние и сигнал на выходеНа выходеТУ 2 000 . 000 выход 2 выход На входеТУ 7 На выходеТУ 7 На входесумматора11 001 0001 вход 2 вход На выходесумматора11 и так далее. схемы 15 совпадения не появляется. В следующем такте определяется новый разряд невязки, а предыдущий разряд невязки записывается в регистр 13. После (и+2) тактов определяется п разрядов невязки. Так как старший разряд невяэки нулевой, он должен быть исключен из невязки, Это осуществляется подачей после (и+2) тактов сигнала на вход 18 устройства, Сигнал с выхода схемы совпадения поступает на регистр 13, содержимое которого сдвигается по этому сигналу на один разряд в сторону старших разрядов, одновременно он поступает на вход обнуления сумматора 3 и на вход регистра 20, в который по этому сигналу записывается содержимое сумматора 3, и производится сдвиг влево на один разряд с целью подготовки места для записи следующего разряда, В конце шага обнуления сумматора 11 и линий задержки не требу- ется, так как их содержимое равно нулю. Далее устройство переходит к выполнению следующего шага и так до определения и разрядов результата,Пусть необходимо найти величину=1/ х (Х=1). Тогда в регистр 1 заносится "1", сумматоры 3 и 11 обнуляются, в регистр 13 заносится .1-й шаг, 1-й такт:На входеТУ 2 000 000 001 401 вход 2 вход 3 вход 001 0001 выход 2 выход,45 50 000 Внутреннее состояние 001. Формула изобретения 55 Устройство для вычисления обрат-ной величины, содержащее три регист 1231 4.ра, два элемента И, сумматор, триггер, причем информационный вход устройства соединен с информационным входом первого регистра, о т л и - чающее с я тем, что, с целью сокращения оборудования, в него введены табличные умножитель и сумматор, шесть элементов задержки, накапливающий сумматор, схема сравнения с логическим нулем, причем выход 1-го разряда (=1,2п) первого регистра, где п - разрядность величины х , соединен с первой группой входов табличного умножителя, группа выходов переноса которого соединена с первой группой входов сумматора, вторая группа входов табличного умножителя соединена с группой выходов сумматора, группа выходов частичного произведения табличного умножителя соединена с входами первого, второго и третьего элементов за-, держки,. выходы которых соединены с второй группой входов табличного сумматора, группа выходов переноса которого соединена с первой группой входов накапливающего сумматора, группа выходов переноса которого соединена с первой группой входов,накапли- вающего сумматора, группа выходов суммы табличного сумматора соединена с входами четвертого, пятого и шестого элементов задержки,выходы которых соединены с второй группой входов накапливающего сумматора, группа выходов которого соединена с группой информационных, входов второго регистра, группой входов суммато- ра и входами схемы сравнения с логическим нулем, первый и второй выходы которой соединены с нулевым и единичным входами триггера, вход синхронизации которого соединен с первым входом первого элемента И и первым синхронизирующим входом устройства, второй синхронизирующий вход которого соединен с первым входом второго элемента И, вторые входы первого и второго элементов И соединены с прямым и инверсным выходами триггера соответственно, выход первого элемента И соединен с входом сдвига в сторону младших разрядов первого регистра, входом переноса сумматора и входом сдвига в сторону младших разрядов второго регистра, выходы 1-го разряда невязки которого соединены с группой входов переноса табличного сумматора, выход второго .элемента И сое1241231 Составитель И,МаркеловаТехред О.Гортвай Корректор О,Лугоьая Редактор А,Огар Заказ 3490/44 Тираж 6/1 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий13035, Москва, Ж, Раушская наб д, 4/5 Производственно-полиграфическое предприятие,г.ужгород,ул,Проектная,4 динен с входом сдвига в сторону старших разрядов второго регистра, входом сброса сумматора и входом сдвигавлево третьего регистра, информационные входы которого соединены с выходом сумматора вход записи второгорегистра соединен с третьим синхронизирующим входом устройства,