Преобразователь кода системы остаточных классов в позиционный код

(504 Н 03 М ГДНИЕ ИЗОБРЕТЕНИЯОМУ ОЗИДЕТЕЛЬСТВУ ПИ ВТОР 24 ь. ов е о ССС 1981ельст 5/02 ьство 5/02 еи. ССР 198 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ(54) ПРЕОБРАЗОВАТЕЛЬ КОДА СИСТЕИЫОСТАТОЧНЫХ КЛАССОВ В ПОЗИЦИОННЫЙ КО(57) Изобретение относится к вычислительной технике и может быть использовано при построении систем передачи информации, устройств модуля нои арифметики, специализированныхмногопроцессорных магистрально-модулных информационно-управляющих системЦелью изобретения является расширенифункциональных возможностей за счетработы в произвольной системе модулПоставленная цель достигается тем, .что в преобразователь кода системыостаточных классов в позиционный кодсодержащий сумматоры по модулю, накапливающий сумматор, триггеры и элементы И, элемент ИЛИ, введены схемысравнения, регистры, умножители, бло"ки памяти, дифференцирующие элементыдешифратор, коммутатор, одновибратор1 ил,ды Фра 1000 0100 0010 0000 01Изобретение относится к вычислительной технике и может быть использовано при построении систем передачиинформации, устройств модулярной арифметики, специализированных многопроцессорных магистрально-модупьных информационно управЛяющих систем.Целью изобретения является расширение Функциональных возможностей засчет работы н произвольной системе мо.модулей.На чертеже представлена схема преобразователя кода системы остаточныхклассов в позиционный код.Преобразователь кода системы остаточных классов в позиционный код ссдержит группу схем сравнения 1,1-1.п 1 .(и - число модулей), группу триггеров 2.1-2 .п, группу элементовИ 3,13.п"1; группу сумматоров помодулю 4.1-4. п, накапливающий сумматор 5, элемент И 6, одновибратор 7,дешифратор 8 двоичного кода в унитарный, группу дифференцирующих элементов 9,1-9.п, элемент ИЛИ 10, группу регистров 11.1-11.п, группу блоков 12,1 12.п.2 памяти, группу умножителей 13.1-13. тг 1 коммутатор 14,элемент И 15, тактовый вход 16 преобразователя, входы 171-17,п значениймодулей преобразователя, входы 18.118.пзначений вычетов преобразователя, выходы 19 и 20 соответственнорезультата и окончания работы преобразователя.ДиФФеренциальные элементы 9.19 1 ппреобразуют скачок напряженияна их входах н одиночный импульс.Одновибратор 7 с приходом на. еговход одиночного импульса формируетнулевой импульс требуемой длительности,Дешифратор 8 может быть реализован н соответствии с таблицей истинности.Из блока 12, 3 памяти по величинамВ и Р , поступающим на его первый ивторой адресные входы, выбирается величина ВВ работе преобразователя кода системы остаточных классов н позиционныйкод используется следующий алгоритм,Любое число А натурального рядаможет быть выражено н обобщенной по 10 зиционной системе (ОПС) как ч А = а +а Р а П Р2л где а, - коэффициенты ОПС;15 Р - основания ОПС,В то же время, число А н системевычетов с основаниями аналогичнымиОПС, записывается н виде А = ( Ю, г с), (2) где М, вычет от числа по модулю РЕсли выражение (1) преобразовательпо модулям Р;, то мы получим систему25 уравнений, описывающую преобразование 1 А = М, = а,А) = Мг = а, +а Р, рЗОг(3)р == , +,Р,+л.П 1 р,и1. г;рПреобразователь кода системы остаточных классов в позиционный код работает следующим образом.В исходном состоянии на выходы18.1-18.п поступают значения сг -сцна выходы 17.1-17.п. - значения Р -Рпв накапливающий сумматор 5 и сумматоры .4,1-4.ппо модулю записана не 40личина кода млацшего вычета Ы, триг.геры обнулены, на выходе одновибратора 7 присутствует потенциал логической ециницы, в регистры 11.1-11. и 45записан код младшего модуля Р, перный вход коммутатора 14 скоммутирован на его выход и величина кода Рпоступит на первые нходы умножителей13.1-13.п.1, на вторые входы которыхс выходов регистров 11,1-11, гг поступает код модуля Р н результатена выходах умножителей 3,1-13, п.1появится код величины Р Р, котораяпоступает на информационный вход ре 55 гистра 11, и- и на первые входы 8блоков 12.1-"12.ппамяти, на второмвходе -го блока памяти будет присутствовать код Р . на входах ре12366 с(г=а, + аг Р 1 ри на выходе схемы 1,1 сравнения появится единичный потенциал, который переведет триггер 2.1 в единичное состояние. На инверсном выходе триггера 2,1 будет логический "О", кото рый исключит поступление дальнейших30 тактовых импульсов на тактовый вход сумматора 4.1. С целью исключения лишнего суммирования кода Р, в другие сумматоры по модулю и накапливающий сумматор 5 на выходе суммирую" щего дифференцирующего элемента 9.1, З 5 подключенному к ппямому выходу триггера 2.1, появится импульс положительной полярности, который, пройдя через элемент ИЛИ 10, вызовет появление на выходе одновибратора 7 нуле" 40 вого импульса с требуемой длительностью, Этот импульс запретит прохождение тактового импульса через элемент И 6. Импульс с выхода дифференцирующего элемента 9,1 разрешит также запись в регистры 11,1 11.п+кода константы 1 Р,Рг 1 р , а в РегистР 11 пкода Р Р 2 В тоже время с появлением логической "1" на прямом выходе триггера 2.1 изменит свое значение информация на входе дешифратора 8, на выходе которого появится код, который скоммутирует второй вход коммутатора 14 на его выход, т.е. подает на первые входы всех умножителей13.1 -1 З.пкод РПроцесс нахождения коэффициентов аая ОПС протекает аналогично 3гистров 11.1-11.пбудет присутст 1 Фв ов ать код в еличиныР, РгР т, е, константа ОПС, где 3 = 3и, а на входе регистра 11.п- код величины Р, Р , но в регистры не запишутся, поскольку для этого необходимо наличие импульса "записи" на их управляющих входах. Таким образом, на входы сумматоров 4.1 4.пнакапли вающего сумматора 5 подается код Р, . 10Первый тактовый импульС по входу 16, пройдя через элемент И 6, посколь. ку на других его входах присутствуют потенциалы логических единиц, разрешит подсуммирование кода Р в сум маторах 4.1-4,пи накапливающий сумматор 5 К Ы С дальнейшим поступлением тактовых импульсов к содержимому сумматоров будет добавляться в каждом такте код Р, до тех пор, 20 пока не будет выполнено равенство 17 4.нахождению а , При срабатывании схемы 1.исрабатывает триггер 2,п,прямой восход которого является выходом окончания работы, а инверсныйчерез элементы И З.пи И 15 запрещает дальнейшее изменение содержимогосумматоров 4.п"1 и 5, при этом в накапливающем сумматоре 5 будет содержаться код числа А, а через элементИ 6 запретит прохождение тактовыхимпульсов. Формула изобретенияПреобразователь кода системы остаточных классов в позиционный код, содержащий накапливающий сумматор, элемент ИЛИ, группу триггеров, первый элемент И, группу сумматоров по модулю, группу элементов И, причем выход накапливающего сумматора является выходом результата преобразователя, нулевые выходы триггеров группы соединены с первыми входами соответствующих элементов И группы, первый вход первого элемента И соединен с вторыми входами элементов И группы, о тл и ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей за счет работы в произвольной системе модулей, .в него введены группа схем сравнения, группа умножителей, группа дифференцирующих элементов, дешифратор двоичного кода в унитарный, коммутатор, второй эле мент И, одновибратор, группа регистров, группа блоков памяти, причем нулевой выход последнего триггера группы соединен с вторым входом первого элемента И и с первым входом второго элемента И, второй и третий входы которого соединены соответственно с тактовым входом преобразователя и с выходом одновибратора, вход которого соединен с входами записи регистров группы и с выходом элемента ИЛИ, входы которого через соответ ствующие дифференцирующие элементы группы соединены с входами дешифрато ра двоичного кода в унитарный, выходы которого соединены соответственно с управляющими входами коммутатора, информационные входы которого соединены соответственно с входами значе ний модулей, кроме первого и последнего, преобразователя, вход значения первого модуля преобразователя сое динен с информационным входом первого сумматора по модулю группы, входы1236617 1 И Заказ 3099/59 Произв,-поли Ужгород, ул, Проектна р-тие,задания модуля сумматоров по модулюгруппы соединены соответственно свходами значений модулей, кроме первого, преобразователя, выход коммутатора соединен с первыми входамиумножнтелей группы, вторые входы которых соединены с выходами соответствующих регистров группы, выходы умножителей группы, кроме последнего, 10соединены с первыми адресными входамисоответствующих блоков памяти группы,вторые адресные входы которых соединены соотвЕтственно с входами заданиямодуля сумматоров по модулю группы, 5кроме первого, выходы блоков памятигруппы соединены с информационнымивходами соответствующих регистровгруппы, выход последнего умножителягруппы соединен с информационным входом последнего регистра группы, выходы регистров группы соединены с информационными входами соответствующих сумматоров по модулю группы, кроме первого, и с информационным вхо дом накапливающего сумматора, тактовый вход которого соединен с выходомпервого элемента И, первый вход которого соединен с выходом второго элемента И, выходы элементов И группысоединены с тактовыми входами соответ.ствующих сумматоров по модулю группы,выходы которых соединены с первымивходами соответствующих схем сравнения группы, вторые входы которых соединены соответственно с входами значений вычетов, кроме первого, преобразователя, выходы схем сравнениягруппы соединены с единичными входами соответствующих триггеров, единичные выходы триггеров группы, кромепоследнего соединены с соответствующими входами дешифратора двоичногокода в унитарный, единичный выход последнего триггерагруппы являетсявыходом окончанпяработы преобразователя,единичный выход предыдущсго триггерагруппы соединен с входом разретенияпоследующего триггера группы.ТУ Тираж 816 Подписно