Оперативное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 159 4 6 11 С 11 00 ОПИСАНИЕ ИЗОБРЕТЕН носится к запоминаю- может быть использоГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ А ВТОРСКОМУ СВИДЕТЕЛЬСТ(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение отщим устройствам и,ЯО 1236551 вано в двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной памяти. Сущность изобретения заключается в расширении области применения устройства. Устройство содержит накопитель, формирователи сигналов, усилители считывания, коммутаторы, регистры слов, распределители сигналов, регистры адреса, блок сравнения, дешифратор адреса, коммутатор адреса, элементы задержки и элементы НЕ. Введение в известное устройство новых элементов, а именно коммутатора адреса, элементов НЕ и элементов задержки, позволяет обеспечить одновременное считывание информации для двух потребителей при совпадении адресов обращения. 1 ил.Изобретение относится к запоминающим устройствам и может быть использьовано вв двухпроцессорных и двухмашинных вычислительных системах в качестве общей оперативной памяти.Цель изобретения - расширение области применения устройства за счет обеспечения одновременного считывания информации для двух потребителей при совпадении адресов обращения.На чертеже изображена функциональная схема устройства.Устройство содержит первый 1.1 и второй 1.2 регистры адреса, лешифратор 2 адреса, формирователь 3 адресных сигналов, накопитель 4, усилитель 5 считывания, первый 6.1 и второй 6.2 коммутаторы, первый 7. и второй 7.2 регистры слов, блок 8 сравнения, первый 9.1 и второй 9,2 элементы НЕ, первый 10,1 и второй 10.2 элементы задержки, коммутатор 11 адреса, первый 12.1 и второй 12.2 распределители сигналов, формирователь 13 информационных сигналов, первый 14. и второй 14.2 адресные входы, первый5.1 и второй 15.2 информационные выходы, первый 16.1 и второй 16.2 информационные входы.Устройство работает следующим образом.На адресные входы 14.1 и 14.2 устройства подаются адреса двух слов, подлежащих обработке (считыванию и/или записи). При этом возможны два случая: несовпадение и совпадение адресов.Код первого адреса с выхода регистра 1,1 через коммутатор 11 адреса поступает на вход дешифратора 2 и на один из вхолов блока 8 сравнения. С выхода дешифратора 2 сигналы поступают на входы формирователя 3 адресных сигналов для возбуждения координатных обмоток накопителя 4. В результате на соответствующих координатных обмотках накопителя 4 выбраны запоминающие элементы и на входы усилителя 5 считывания поступит первое слово, считанное в соответствии с адресом, принятым на вход 14.1. Первое слово с усилителя 5 считывания поступает на первый коммутатор 6.1, а с его выхода - на первый регистр 7 слова и далее на первый 15.1 информационный выход устройства.Код второго адреса с выхода регистра 1.2 поступает на вход второго элемента 10,2 задержки и второй вход блока 8 сравнения.При несовпадении адресов сигнал низкого уровня с выхода блока 8 сравнения поступает на четвертый вход второго 6.2 коммутатора и запрещает передачу информации, поступающей. на второй вход с выхода первого коммутатора 6.1. Через первый 9.1 элемент НЕ и первый элемент 10. задержки, обеспечивающий задержку сигнала на время, необходимое для считывания слова в соответствии с первым адресом, он поступа 5 10 15 20 25ЗО 35 40 45 5 Р 55 ет на третий вход коммутатора 11 адреса, где разрешает передачу кода второго адреса на дешифратор 2 и запрещает прием информации с первого регистра 1.1 адреса, на третий вход второго коммутатора 6.2, где разрешает передачу информации, поступающей на первый вход с выхода усилителя 5 считывания, на второй вход второго распределителя 12,2, где разрешает передачу информации, а также через второй элемент НЕ 9.2 - на вторые входы первого коммутатора 6.1 и первого распределителя 12.1, где запрещает передачу информации.Код второго адреса с выхода второго элемента 10.2 задержки, время задержки которого равно времени задержки первого элемента 10.1 задержки, поступает на второй вход коммутатора 11 адреса. С выхода последнего код второго адреса поступает на вход дешифратора 2, С выхода дешифратора 2 сигналы, соответствующие второму адресу, поступают на входы формирователя 3 адресных сигналов для возбуждения координатных обмоток накопителя 4. В результате на соответствующих координатных обмотках накопителя 4 выбраны запоминающие элементы, и на входы усилителя 5 считывания поступает второе слово, считанное в соответствии с адресом, пришедшим на вход 4.2. Второе слово с усилителя 5 считывания поступает на первый вход второго коммутатора 6.2, а с его выхода на второй регистр .2 слова, с выхода которого второе слово, считанное из накопителя 4, поступает на второй информационный выход 15,2 устройства.Установка исходного состояния регистров 1.1 и 1.2 осуществляется в начале каждого такта.При совпадении адресов (это соответствует и исходному состоянию, когда в регистрах 1.1 и 1.2 нулевые коды) сигнал высокого уровня с выхода блока 8 сравнения поступает на четвертый вход второго коммутатора 6,2, где разрешает передачу информации, поступающей на второй вход второго коммутатора 6.2 с выхода первого коммутатора 6,1, на вход первого элемента НЕ 9.1, с выхода которого сигнал низкого уровня поступает на вход первого элемента 10.1 задержки, с выхода которого сигнал поступает на коммутатор 11 адреса, гле запрещает прием кода второго адреса и разрешает прием адреса с первого регистра 1.1 адреса, на третий вход второго коммутатора 6.2, где запрещает прием информации, поступающей на первый вход с выходов усилителя 5 считывания, на второй вход второго распределителя 12.2, где запрещает прием информации по первому входу, и на вход второго элемента НЕ 9.2, с выхода которого сигнал высокого уровня поступает на вторые входы первого коммутатора 6.1 и первого распределителя 12.1, где разрешает передачу информации.Код первого адреса с выхода регистра 1.1 через коммутатор 11 адреса поступает на вход дешифратора 2, с выходов которого сигналы поступают на входы формирователя 3 адресных сигналов для возбуждения координатных обмоток накопителя 4. В результате на соответствующих обмотках накопителя 4 выбраны запоминающие элементы и на входы усилителя 5 считывания поступает слово, считанное в соответствии с адресом обращения. Слово с выходов усили теля 5 считывания поступает на первьй вход первого коммутатора 6.1, с выхода которого слово поступает на вход первого регистра 7.1 слова и на второй вход второго коммутатора 6,2, с выхода которого слово поступает на вход второго регистра 7.2 слова. С выходов первого 7.1 и второго 7.2 регистров слов информация поступает на первый 15.1 и второй 15.2 информационные выходы устройства соответственно.Формула изобретенияОперативное запоминающее устройство, содержащее накопитель, формирователь адресных сигналов, усилитель считывания, ком мутаторы, регистры слов, формирователь информационных сигналов, распределители сигналов, дешифратор адреса, блок сравнения и регистры адреса, входы которых являются адресными входами устройства, выходы первого регистра адреса подключены к одним из входов блока сравнения, к другим входам которого подключены выходы второго регистра адреса, выходы дешифратора адреса подключены к входам формирователя адресных сигналов, выходы которого подключены к адресным входам накопителя, информационные выходы которого соединены с входами усилителя считывания, выходы которого подключены к первым входам коммутаторов, выходы которых соединены с одними входами регистров слов, другие входы и выходы которых являются соответственно информационными входами и выходами устройства, выходы первого и второго регистров слов подключены к одним входам распределителей сигналов, выходы которых соединены с входами формирователя информационных сигналов, выходы которого подключены к информационным входам накопителя, отличающееся тем, что, с целью расширения области применения устройства за счет одновременного считывания информации для двух потребителей при совпадении адресов обращения, оно содержит коммутатор адреса, элементы задержки, элементы НЕ, причем выход первого коммутатора соединен с вторым входом второго коммутатора, выход блока сравнения соединен с четвертым входом второго коммутатора и входом первого элемента НЕ, выход которого подключен к входу первого элемента задержки, выход которого соединен с третьим входом второго коммутатора, другим входом второго распределителя сигналов, входом второго элемента НЕ и третьим входом коммутатора адреса, второй и первый входы которого соединены соответственно с выходом второго элемента задержки и выходом первого регистра адреса, а выход коммутатора адреса соединен с входом дешифратора адреса, вход второго элемента задержки подключен к выходу второго регистра адреса, выход второго элемента НЕ соединен с вторым входом первого коммутатора и другим входом первого распределителя сигналов.1236551 а.г О Клас аксимишине го ко мите ий и откр аушская н жгород, ул Составител нар Техред И. Ве Тираж 543 ВНИИПИ Государственно по делам изобретен 13035, Москва, Ж - 35, Р иал ППП Патент, г. У