Постоянное запоминающее устройство

(19) (11) С 17 00 ПИСАНИЕ ИЗОБРЕТЕНИЯ ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(57) Изобретение относится к вычислительной технике, а именно к постоянным запоминающим устройствам, и может быть использовано в запоминающих устройствах с самодиагностикой. Цель изобретения повышение надежности устройства, которое содержит блок памяти, состоящий из 2" интегральных микросхем, первый и второй мультиплексоры, элемент И-ИЛИ, информационные и адресные шины. Повышение надежности достигается за счет возможности однозначно локализовать возникающие неисправности с точностью до ИМС, причем все контрольные константы располагаются в одной зоне ПЗУ по отношению к адресным входам устройства, что не будет накладывать ограничений при программировании ПЗУ. 1 ил.,табл.формула изобретения зо 35 Изобретение относится к вычислительной технике, а именно к постоянным запоминающим устройствам, и может быть использовано в запоминающих устройствах с самодиагностикой.Цель изобретения - повышение надежности устройства.На чертеже представлена структурная схема устройства.Постоянное запоминающее устройство содержит блок 1 памяти, состоящий из 2" интегральных микросхем, первый 2 и второй 3 мультиплексоры, элемент И - ИЛИ 4, 1 информационных шин и гп адресных шин.Устройство работает следующим образом.Общая емкость ПЗУ составляет 2 ячеек. При этом 2" ячеек отводится для прошивки контрольных констант, причем каждая контрольная константа является суммой информации соответствующей ИМС и располагается в последней ячейке данной ИМС. Рассматривают адреса 1 на входе блока 1) последних ячеек каждой из 2" интегральных микросхем и адреса 2 последних ячееклблока 1, расположенных в 2"-й ИМС.Если на адресных шинах устройства задан адрес ячейки ПЗУ, отличный от адресов, приведенных в таблице, то на выходе элемента И - ИЛИ 4 и управляющих входах первого 2 и второго 3 мультиплексоров есть логический 0 и и первых адресных шин устройства соединены с и первыми входами блока 1, а и последних адресных шин устройства - с и последними входами блока 1.Если на адресных шинах устройства задан адрес ячейки ПЗУ, соответствующий одному из адресов, приведенных в таблице, то на первой или второй группе входов элементов И в И 4 собираются логические 1, логическая 1 сформируется на выходе элемента И - ИЛИ 4, переключаются первый 2 и второй 3 мультиплексоры и п первых адресных шин устройства соединены с п последними входами блока 1, а п последних адресных шин устройства соединены с и первыми входами накопителя.Таким образом, при прошивке контрольных констант каждой в своей ИМС, произведя суммирование информации какой-либо ИМС, сравнивается полученная сумма с контрольной константой, расположенной в той же ИМС, что позволяет однозначно локализовать неисправность с точностью до ИМС, в то же время по отношению к адресным входам устройства все контрольные константы располагаются в одной зоне ПЗУ (в 2 последних ячейках), что не накладывает ограничений при программировании ПЗУ. Постоянное запоминающее устройство, содержащее блок памяти, выходы которого являются выходами устройства, входы первой группы являются адресными входами первой группы устройства, первый и второй мультиплексоры, отличающееся тем, что, с целью повышения надежности устройства, оно содержит элемент И - ИЛИ, выход которого соединен с управляющими входами первого и второго мультиплексоров, выходы которых соединены соответственно с входами второй и третьей групп блока памяти, входы первой группы первого мультиплексора соединены с входами второй группы второго мультиплексора и являются адресными входами второй группы устройства, входы второй группы первого мультиплексора соединены с входами первой группы второго мультиплексора и являются адресными входами третьей группы устройства, входы первой и второй групп элемента И в И соединены с соответствующими адресными входами устройства.1236552 Ацреса последних ячеек блокапамяти, расположенных в 2"-й ИМС Ацреса поспедних ячеек каждой из 2"-й ИМС Номер 1 Адрес на входеячейки Номер Адрес на входе блока памятиИМС блока памяти 0000 11.,11 1111 2 -2 +1 1111 1111 0000 00.,0 1111 11,.11 2 - 2 +2 1111 111 00 01 0010 11.,11 11,.11 2 - 2 +3 1111 1111 0010 1 - 1 1111 11.,11 2 -2 + 111 11 11 1 - 1 2 -2 2 -2 2 - 1 2"-1 2 и разрядов и разрядов и разрядов п разрядов ш разрядов и разрядов 777-Р 77 77 т - ю/77 - /7 Составитель Г. Бородин Тех ред И. Верес Корректор М. Максигиишинец Тираж 543 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 1 3035, Москва, Ж - 35, Раушская наб., д. 4/5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 4