Анализатор спектра

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУЬЛИН 80,1120348 А 3 1511 С 06 Р . 15/332 111 Р;ЯР,ЦЯ Я ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУщщщч ф-С т.:;:1(56) 1. Авторское свидетельство СССРУ 924716, кл. С 06 Р 5/332, 1980.2. Авторское свидетельство СССРУ 484523,. кл. С 06 Р 15/332, 1973(54) (5 7) АНАЛИЗАТОР .СПЕКТРА, содержащий первый регистр сдвига, первый, второй, третий и четвертый сумматоры, о т л и ч а ю щ и й с я тем,что, с целью расширения области применения, в него введены первый и второй блоки памяти, элемент НЕ, счетчик, первый, второй, третий и четвертый мультиплексоры, первый и второй регистры, второй и третий регистры сдвига, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров, выходы которых подключены к информационным входам соответственно второго и третьего регистров сдвига и являются соответственно первым и вторым информационными выходами анализатора, информационный выход первого регистра сдвига подключен к первым входам первого и второго мультиплексоров выходы которых подключены к первым входам соответственно третьего и чет- ч вертого сумматоров, вЪ 1 ходы которых подключены к вторым входам соответственно первого и второго сумматоров и соединены с информационными входами соответственно первого и второго регистров, информационные выходы которых подключены к первым входам соответственно третьего и четвертого мультиплексоров, выходы которых подключены к вторым входам соответственно третьего и четвертого сумматоров, выходы разрядов первой группы первого и вто" рого блоков памяти подключены к второму входу первого мультиплексора, выходы разрядов второй груп-пы первого и второго блоков памяти подключены к второму входу второго мультиплексора, выходы разрядов третьей группы первого блока памяти подключены к адресному входу второго блока памяти, информационный вход которого соединен с информа - ционным входом первого регистра сдви- ффффф га и является информационным входом . анализатора, выход младшего разряда счетчика подключен к входу элемента НЕ, второму входу четвертого мультиплексора и знаковому входу второго блока памяти, выход элемента НЕ подключен к второму входу третьего мультиплексора и входу знакового разряда первого регистра сдвига.348 1120Изобретение относится к специальным средствам вычислительной техники, предназначенным для спектральной обработки цифровых сигналов,аппроксимируемых прямоугольнымисопряжениями по локальным экстремумам, дифференциальным порогам, клиппированных сигналов, и может использоваться при решении задач распозна -вания образцов, идентификации, диаг Оностики,Известно устройство для выполнения преобразования Хаара с разложением исходного сигнала по бинарномубазису, содержащее М групп блоков,каждый из которых состоит из трехсумматоров-вычитателей и трех регист-.ров сдвига 1 Недостатком устройства являетсямалое быстродействие при реализациив скользящем режиме обработки цифровой последовательности входного сигнала.Наиболее близким к изобретениюно технической сущности являетсяустройство, содержащее четырнадцатьключевых элементов, преобразователь аналог-цифра, девять регистров сдвига, сумматор-интегратор,четырнадцать сумматоров и блок управления, выходы которого соединены суправляющими входами соответствующих блоков. Устройство предназначено для формирования коэффициентовразложения Хаара на скользящем интервале 2 3. 35Недостатками известного уст -ройства являются большой объем аппаратуры, малое быстр одей ствие, отсутствие возможности на базе устройства для формирования коэффициентов 4 ОХаара получить набор коэффициентовполного разложения по бинарномубазису Фурье, коэффициенты определяются только по одной базисной составляющей.45Цель изобретения - расширение области применения,Поставленная цель достигаетсятем, что в анализатор спектра, содержащий первый регистр сдвига, первый, второй, третий и четвертый сумматоры, введены первый и второй блоки памяти, элемент НЕ, счетчик, первый, второй, третий и четвертыймультиплексоры, первый и второй ре, - 55гистры, второй и третий регистрысдвига, информационные выходы которых подключены к первым входам соответственно первого и второго сумматоров, выходы которых подключены к информационным входам соответственно второго и третьего регистров сдвига и являются сооответственно первым и вторым информационными выходами анализатора, информационный выход первого регистра сдвига подключен к первым входам первого и второго мультиплексоров, выходы которых подключены к первым входам соответственно третьего и четвертого сумматоров, выходы которых подключены к вторым входам соответственно первого и второго сумматоров и соединены с информационными входами соответственно первого и второго регистров, информационные выходы которых подключены к первым входам соответственно третьего и четвертого мультиплексоров, выходы которых подключены к вторым входам соответственно третьего и четвертого сумматоров, выходы разрядов первой группы первого и второго блоков памяти подключены к второму входу первого мультиплексора, выходы разрядов второй группы первого и второго блоков памяти подключены к второму входу второго мультиплексора, выходы разрядов третьей группы первого блока памяти подключены к адресному входу второго блока памяти, информационный вход которого соединен с информационным входом первого регистра сдвига и является инфор - мационным входом анализатора, выход младшего разряда счетчика подключен к входу элемента НЕ, второму входу четвертого мультиплексора и знаковому входу второго блока памяти, выход элемента НЕ подключен к второму входу третьего мультиплек - сора и входу знакового разряда первого регистра сдвига.На фиг, 1 приведены графики четырех базисных бинарных функций: синусной и косинусной; на фиг.2 блок-схема предлагаемого устройства для вычисления спектра в бинарном базисе при скользящем режиме обработки ограниченной выборки цифрового сигнала в виде действительной последовательности.Устройство содержит регистры1 - 3 сдвига, блок 4 оперативнойпамяти, мультиплексоры 5 - 8, сумматоры 9 - 12, регистры 13 и 14, блок 15 памяти, счетчик 6, эле -0348 4Вычисление величин ди А 1производится с помощью сумматоров 9и 10, Результаты заносятся в регистры 13 и 14, после чего организуются циклические процедуры накапливалия значений суммирования Л Г ис элементами исходной выборки(1), подающимися в требуемом порядке с соответствующими знаками. Дляэтого в блоке 4 оперативной памяти 5 20 25 30 3540 45 50 55 3, 112 мент НЕ 17. По информационному вход ду 18 в устройство поступает исходная информация, а результаты вычислений подаются во внешний процессор по информационным выходам 19 и 20.Устройство работает следующим образом.После обнуления регистров 1 - 3 сдвига блока 4 оперативной памяти, регистров 13 и 14 на вход 18 устройства поступает дискретное значение Е(И) в виде Е (й), При этом по двум параллельным каналам в устройстве реализуются два вида операции свертки по бинарному синусному бази- су и по бинарному косинусному базисуа(2 зЫ- М(гр-Е"(р)=Е. ( 1)У, Ц)+.С ЯЦ.х:а(2 зЦХр 1:01-1+(-1) .Е. 1 (11к:и(грЦгр Расчет последующих значенииР (р) и Г ( ) производится+1 п 1 рв устройстве на базе рекурентныхсоотношений Р Еь+ (р)=Е (Р)фдЕ+2 % - (-1) Х(йзр), д:(-1)(и)-(01,гдерЕ (р: Е (р)+ ДХ+2 Е (-М) й(2 вЦ 2 р Одновременно с поступлением значений К(И) в блоки 1 и 4 они подаются через входа мультиплексоров 6 и 7 на входы сумматоров 9 и 10 В этом же такте с выхода регистра 1 сдвига через входы мультиплексоров 5 и 8 на входы сумматоров 9 и 10 подаются значения 1(О. Посредством двухразрядного счетчика 16 и элемента НЕ 17, на вход которого подается значение первого разряда из счетчика 16, Формируются соответствующие знаковые разряды величины (0) для вычисле- ний по синусному и косинусному базисам соответственно. организована пошаговая сдвиговая параллельная запись значений обрабатываемой выборки размером М, а в блоке 15 памяти ( постоянного типа записи хранятся целые значения констант 11 Б/Р Г и )И(28-1)/2 Ри их знаковые разряды, Число этих констант определяется суммой арифметической прогрессии, Данные константы, поступающие с выходов блока 15 памяти на входы блока 4 оперативной памяти, определяют адреса считывания информации о(1) из блока 4, которая вместе с коммутируемыми знаковыми разрядами с вы - ходов блока 15 памяти подается через входы мультиплексоров 5 и 8 на входы сумматоров 9 и О, Одновременно на другие входы сумматоров 9 и 10 через входы мультиплексоров 6 и 7 подаются значения из регистров 13 и 14, в которых в последующем накапливаются промежуточные результаты. После завершения рцикла для левой и р циклов для правой, частей устройства результаты с сумматоров 9 и 10 подаются на входы сумматоров 11 и 2. Цикл р для левой части реализуется путем суммирования полученного результата с нулевыми значениями, На другие входы сумматоров 11 и 12с из регистров 2 и 3 сдвига подаются значения Г(р) и Р(р), а результаты сложения Г+(р) и Р (р) одновременно записываются в регистры 2 и 3 сдвига и подаются во внешний процессор, являясь выходными результатами вычислений устройства.Переменная р в устройстве изменяется в пределах р =1, й /2-1. Общее количество операций алгебраического сложения для левой части устройства составляет 20+ +. (И"2) (И)/8, а для правой части 2 М+1 + И(М)/8, Прямая реализация свертки с бинарным базисом при переходе от предыдущей и последующей выборке требует М операций алгебраического слоральном анализе действительных сигнапов с разложением в бинарном базисе и при обработке в скользящем режиме, т.е. расширить фун .кциональные воэможности устройства,ВНИИПО Юз 7744/3 Тираж 698 Уфгфрод 9 у ептнаа,5 1120348 жения, Например; если М =128, точисла требуемых операций соответственно составляют величины 22 О,2273 и 16384.Предлагаемое устройство позволя-ет уведичить быстродействие в спект