Ячейка памяти (ее варианты)

( ОПИСАНИЕ ИЗОБРЕТЕНИК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ первымячейк ки явл первый МНОП-т ервый атвоя и ы ко одя ежн ки пе МНОПт дамиго за соеди ерво оров выбор ки, сто- оответственно второго транзистор ки которых являютс шино Фиг. ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЫТ(56) 1. Патент США В 4248915,кл. 365/154, опублик. 1981.2. 1 ЕЕЕ ТКАИБ оп Е 1 еЕгопдс Оеч.1978, ч. ЕЭ, Р 8, с. 1066 (прототип),(57) 1. Ячейка памяти, содержащаятриггер, первый и второй входывыходы которого соединены с истоками соответственно первого и и вторым числовыми входамизатворы транзисторов выборяются адресным входом ячейки, и второй запоминающие ранэисторы, затворы которых ся входом записи ячейки,п ой ключевые транзисторы,з орых являются управляющим ячейки, о т л и ч а ю щ а яем, что, с целью повышения ости записи информации, истового и второго запоминающих ранзисторов соединены соотенно с первым и вторьвч выхориггера, стоки первого и втор оминающих МНОП-транзисторов ены с истоками соответственно о и второго ключевых транзисстоки которых соединены с питания.1115106 10 2. Ячейка памяти, содержащая триггер, первый и второй входы-выходы которого соединены с истоками соответственно первого и второго транзисторов выборки, стоки которых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов выборки являются адресным входом ячейки, первый и второй запоминающие МНОП-транзисторы, затворы которых являются входом записи ячейки, первый и второй ключевые Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в энергонезависимых ЗУ с произвольной выборкой информации. 5Известна ячейка памяти, выполнен-ная на основе триггера на СДП-транзисторах 13.Недостатком этой ячейки памяти заключается в потере хранимой информации при отключении питания,Найболее близкой к предлагаемой по технической сущности и достигаемому результату является ячейка . энергонезависимого ЗУ, содержащая триггер с перекрестными связями, образованный парами ключевых ИДП-транзисторов и нагрузочных элементов,а также по два транзистора выборки, ИДП-транзистора с изменяемым по рогом и коммутирующих ИДП-транзисторов, причем затворы этих транзисторов подключены соответственно к шинам выборки, записи и коммута" ции 21. 25Недостатком известного устройства является ненадежная перезапись информации из транзисторов с изменяемым порогом в триггер после включения питания. Вызвано это тем, 30 что высокоомные нагрузочные элементы включены последовательно с транзисторами с изменяемым порогом включения, вследствие чего через транзисторы с изменяемым порогом текут малые токи (10 " -10А) При таких токах ширина петли (разность затворных потенциалов при одинаковом токе) у транзисторов транзисторы, затворы которых являются управляющим входом ячейки, о тл и ч а ю щ а я с я тем, что, сцелью повышения надежности записиинформации, истоки первого и второго ключевых транзисторов соединеныс шиной нулевого потенциала, их. стокиподключены к истокам соответственнопервого и второго запоминающихСНОП-транзисторов, стоки которых сое;динены соответственно с первым и вто-,рым входами-выходами триггера. с изменяемым порогом на порядокменьше, чем при токах в диапазоне4 -310 -10 А и состазляет десятые доли. вольта, Кроме того, относительный разброс сопротивления высокоомных нагрузочных элементов существенно превышает разброс сопротивления низкоомных транзисторов и может достигать 100 Х. Последниедва фактора и обуславливают ненадежную перезапись информации иэ транзисторов с изменяемым порогомв триггере при включении питания.Цель изобретения - повышение надежности записи информации. Поставленная цель достигается тем, что в ячейке памяти, содер жащей триггер, первый и второй входы-выходы которого соединены с истоками соответственно первого ивторого транзисторов выборки, стокикоторых являются соответственно первым и вторым числовыми входами ячейки, затворы транзисторов. выборкиявляются адресным входом ячейки,первый и второй запоминающие ЙНОПтранзисторы, затворы которых являются входом записи ячейки, первый ивторой ключевые транзисторы, затворыкоторых являются управляющим входомячейки, истоки первого и второгозапоминающих ИНОП-транзисторов соединены соответственно с первым ивторым выходами триггера, стокипервого и второго запоминающихИНОП-транзисторов соединены с истоками соответственно первого и второго ключевых транзисторов, стоки которых соединены с шиной питания.06 4редством ключевых транзисторов 15 и 16 к шине 6 нулевого потенциала.Ячейка памяти по первому варианту работает следующим образом.При наличии напряжения питания на шине 3 в триггере 1 может быть записана информация, для чего на раздельные шины 11 и 12 подаются соответственно уровни высокого (+5 Ч) и нулевого (ОЧ) потенциалов, либо наоборот 0 и +5 Ч. Положим для определенности, что запись логической1 соответствует подаче высокого потенциала на шину 1 1 и низкого на шину 1 2 , а запись логического0 подаче низкого потенциыа на шину 1 1 и высокого на шину 1 2 . При этом на шину 1 7 подается положит ель ный потенциал ( + 5 Ч) . В р ез ул ьтате этого при записанной логич ес кой " 1 " триггер устанавливаетс я в состояние, когда потенциал на выходе 9 высокий , а на выход е 1 О низкий . Эт о состояние сохраняется после понижения потенциала на шич е 1 7 .Для считывания состояния ячейки необходимо подать положительный пот енциал на шину 1 7, контролируя при этом потенциал на шинах 1 1 и 1 2 . Высокий потенциал на шине 1 1 и низкий на шине 1 2 свидетельствует о т ом ,чт о в ячейке хранится логическая " 1 " . 11151 Ячейка памяти по второму варианту 55(фиг.2) отличается от первого лишьтем, что транзисторы 13, 14 иМНОП-транзисторы подключены пос 3.,В ряде случаев, однако, желательно иметь возможность переносить информацию из МНОП-транзисторов в триггер не только в момент включения питания, но также и в процессе работыячейки памяти без сняти питания.Поставленная цель достигаетсятем, что в ячейке памяти, содержащейтриггер, первый и второй входы-выходы которого соединены с истоками 10соответственно первого и второготранзисторов выборки, стоки которыхявляются соответственно первым ивторым чисповыми входами ячейки,затворы транзисторов выборки являются 5адресным входом ячейки, первый ивторой запоминающие МНОП-транзисторы,затворы которых являются входом записи ячейки, первый и второй ключевые транзисторы, затворы которых являются управляющим входом ячейки,истоки первого и второго ключевыхтранзисторов соединены с шиной нулевого потенциала, их стоки подключены к истокам соответственно первого и второго запоминающих МНОП-транзисторов, стоки которых соединенысоответственно с первым и вторымвходами-выходами триггера.На фиг.1 и 2 представлены принципиальные электрические схемывариантов ячейки памяти.Ячейка памяти по первому варианту (фиг.1) содержит триггер 1, состоящий из нагрузочных элементов 2,например поликремниевых резисторов,35подключенных к шине 3 питания иключевых МДП-транзисторов 4 и 5,истоки которых соединены с шиной 6нулевого потенциала, транзисторы407 и 8 выборки, соединяющие выходы9 и 10 триггера 1 с разрядными ши:нами 1 1 и 12 соответственно, атакже запоминающие МНОП-транзисторы13 и 14 с изменяемым порогом включе 45ния, которые подключены непосредственно к выходам 9 и 10 триггера 1и через посредство ключевых транзисторов 15 и 16 к шине 3 питания.Затворы транзисторов выборки,МНОП-транзисторов и ключевых транзисторов подключены соответственнок шинам выборки 17, записи 18 икоммутации 19. Для того, чтобы информация не разрушилась, при отключении питания необходимо до отключения питания подать на шину 18 импульс записи +25 Ч длительностью 1 мс. При этом потенциалы шин 17 и 19 должны быть нулевыми, Во время, импульса записи у транзисторов 13 или 14 изменяются пороги включения в зависимости от состояния ячейки. В частности, если она находится в состоянии "1" (потенциал вьхода 1 О низкий), то порог транзистора 14 увеличивается. Таким образом, информация хранится теперь в виде соотношения порогов транзисторов13 и 14 и может сохраняться длительное время (месяцы и годы) при отключенном питании. При повторномвключении питания информация можетбыть вновь переписана в триггер.Для этого в шину 18 и 19 следуетподать положительный потенциал,а затем подать питание на шину 3.1115106 7 У 18 НКПИ Заказ 6779/38 Тираж 574 ПспписноеФилиал ППП Патеит 1, г. Ужгород, ул.Проектная,4 При этом через открытые транзисторы 13 и 15 положительный потенциал подается на выход 9 триггера (транзистор 14 при этом закрыт), и трйггер устанавливается в состояние логической "1". После этого на шину 18 подается напряжение стирания, амплитудой - 257 длительностью 1 мс, в результате чего пороги транзисторов 13 и 14 становятся низкими, и ячейка вновь готова к переводу информации иэ триггера в транзисторы 13 и 14 перед очередным отключением питания.Ячейка памяти по второму варианту (фиг.2) работает следующим образом.Запись в триггер 1 информации, заданной на разрядных шинах 11 и 12, считывание информации из триггера 1 в транзисторы 13 и 14 осуществляется также, как и в первом варианте.До обратного переноса информации из транзисторов 13 и 14 в триггер 1 на шины 18 и 19 следует подать положительный потенциал .Следует отметить, что при этом в триггер 1 заносится информация инверсная той, которая была занесена в транзисторы 13 и 14. Поэтому следует подать импульс стирания на транзисторы 13 и 14, затем описанным выше образом еще раз переписать информацию из триггера 1 в эти транзисторы и вновь из этих транзисторовв триггер 1. В результате перечисленных выше операций информация переносится из транзисторов 13 и 14 в 5 триггер 1 беэ инверсии. Иэ фиг,1,2 и описания работы схемы следует, что в обоих представленных вариантах токи перезаряда выходов 1 О 9 и 10 триггера, протекающие черезтранзисторы 13 и 14 ограничиваютсялишь сопротивлением ключевых транзисторов 15 и 16 и могут достигатьвеличины 10-10 А. Вследствие 15 этого ширина петли транзисторов 13 и14 составит единицы вольт, за счетчего токи, текущие через транзисторы13 и 14 отличаются один от другогона 4-5 порядков. Это обеспечивает 20 надежную перезапись информации изтранзисторов 13 и 14 в триггер 1 дажепри значительном разбросе параметровнагрузочных элементов 2, транзисторов5, 4 и 13-16. Это позволяет не ме нее чем вдвое увеличить выход годных при изготовлении ЗУ на основепредлагаемых ячеек памяти вследствие того, что в предлагаемойячейке памяти перестал быть критическим такой параметр, как ширинапетли МНОПа при малых токах(10.- 10А), являющийся основнойпричиной неработоспособности ячеекпамяти в прототипе.