Запоминающее устройство

) С 11 С 1/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ИДЕТЕЛЬСТВУ К АВТОРСКОМ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) . Авторское свидетельство СССУ 631990, кл. С 11 С 17/00, 1977.2. Авторское свидетельство СССРВ 773731, кл. С 11 С 1700, 1980(54) (57) 1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, выходы которо- . го соединены е входами усилителей считываний, выходы которых подключены к входам регистров числа, Формирователи токов считывания, выходы которых соединены с одними из входов накопителя, другие входы которого подключены соответственно к выходам формирователей адресных токов записи и к выходам формирователей разрядных токов записи, счетчик тактов дешифратор, первый элемент НЕ, элементы. И, элементы ИЛИ, ключ, накопительный элемент н генератор импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому входу первого элемента ИЛИ н к первым входам третьего и четвер- . того элементов И и входу счетчика тактов, первый и второй выходы которых соединены с вторыми входами третьего и четвертого элементов И соответственно, выходы которых подключены соответственно к второму входу первого элемента ИЛИ и к первым входам формирователей адресных токов записи, причем выход первого элемента ИЛИ соединен с первьпы входами формирователей токов считывания, третий выход счетчика тактов подключен к входу дешифратора, первый выход которого соединен с входом ключа, выход которого подключен к входу накопительного элемента и первым входам формирователей разрядных токов записи, вторые и третьи входы которых соединены соответственно с выходами второго и третьего элементов ИЛИ, входы второго элемента ИЛИ подключены к выходам пятого и шестого элементов И, а входы третьего элемента ИЛИ - к выходам седьмого и восьмого элементов И, второй и третий выходы дешифратора соединены соответственно с первыми входами пятого и восьмого элементов И и с первыми входами шестого и седьмого элементов И, вторые входы шестого и восьмого элементов И подключены к выходу первого элемента НЕ, вход которого соединен с вторыми входами пятого и седьмого элементов И и является числовым входом устройства, первым и вторым управляющим входами которого являются вторые входы первого и второго элементов И, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства при считывании информации, в него введены блок дешифрации и сдвига информации, триггеры, выходы которых подключены к вторым входам Формирователей токов считывания, счетчик адресов и элементы задержки, выходы которых соединены с первыми входами триггеров, а вход - с вторыми входами триггеров и Формирователей адресных токов записи и выходами блока дешифрации и сдвига информации, входы1115105 1 О 15 20 25 30 которого подключены к выходам счетчика адресов, а управляющий вход соединен с входом генератора импульсов и управляющим входом счетчика адресов и является третьим управляющим входом устройства, адресными входами которого являются входы счетчика адресов.2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок дешифрации и сдвига информации содержит элементы И с девятого по шестнадцатый, второй элемент НЕ и элементы ИЛИ с четвертого по восьмой, выходы которых являются выходами блока, а первые и вторые входы соединены соответственно с выходами элементов И с девятого по шестнадцатый, причем вход второго элемента НЕ соединен с первыми входами девятого,Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в многопроцессорных вычислительных комплексах и вычислительных системах реальногомасштаба времени. Известны запоминающие устройства 11 и С 2Одно из известных устройств содержит накопитель информации, регистры числа и адресадешифратор адреса, формирователи токов опросаи записи 12.Недостатком этого устройства является малое быстродействие.Наиболее близким техническим решением к предлагаемому является. запоминающее устройство, содержащее накопитель информации, собранный на элементах, обеспечивающих неразрушающее считывание, с входами которого соединены формирователи разрядных и адресных токов записи и считывания, входы которых через элементы И и ИЛИ соединены с дешифраторами адреса и тактов, генератор импульсов и счетчик тактов 123.Недостатком известного устройства является малое быстродействие при двенадцатого, четырнадцатого и шестнадцатого элементов И и является управляющим входом блока, выход второго элемента НЕ подключен к первым входам десятого, одиннадцатого, тринадцатого и пятнадцатого элементов И, вторые входы девятого, одиннадцатого, четырнадцатого и пятнадцатого элементов И являются первым входом блока, третьи входы девятого и пятнадцатого и вторые входы тринадцатого и шестнадцатого элементов И являются вторым входом блока, вторые входы десятого и двенадцатого и третьи входы тринадцатогоФи шестнадцатого элементов И являются третьим входом блока, четвертым входом которого являются третьи входы десятого, одиннадцатого,двенадцатого и четырнадцатого элементов И. считывании информации, посколькуадрес считываемого слова должен находиться в регистре адреса до окончания цикла считывания, так как онобеспечивает сигнал возбужцеиия выбранного формирователя адресного токасчитывания, который в свою очередьдолжен присутствовать до окончанияцикла считывания, очередной же циклсчитывания должен начинаться толькопосле полного завершения предыдущего,Цель изобретения - повьппение быстродействия запоминающего устройствапри считывании информации.Указанная цель достигаетея тем,что в запоминающее устройство, содержащее накопитель, выходы которого соединены с входами усилителей считывания, выходы которых подключены к входам регистров числа, формирователи токов считывания, выходы которых соединены с одними из входов накопителя,другие входы которого подключены соответственно к выходам формирователей адресных токов записи и к выходамформирователей разрядных токов записи, счетчик тактов, дешифратор, первый элемент НЕ, элементы И, элементы ИЛИ, ключ, накопительный элемент и генератор импульсов, выходкоторого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому входу первого элемента ИЛИ и к перйым входам третьего и 5четвертого элементов И и входу счетчика тактов, первый и второй выходы которых соединены с вторыми дходами третьего и четвертого элементов И соответственно, выходы которых подключены соответственно к второму входу первого элемента ИЛИ и к первым входам формирователей адресных токов записи, причем выход первого элемента ИЛИ соединен с первыми входами формирователей токов считывания, третий выход счетчика тактов подключен к входу дешифратора, первый выход которого соединен с входом ключа, выход которого подключен к входу накопительного элемента и первым входам формирователей разрядных токов записи, вторые и третьи входы которых соединены соответственно с выходами второго и третьего элементов ИЛИ, входы второго элемента ИЛИ подключены к выходам пятого и шестого элементов И, а входы третьего элемента ИЛИ - к выходам седьмого и восьмого элементов И, второй и З 0 третий выходы дешифратора соединены соответственно с первыми входами пя того и восьмого элементов И и с первыми входами шестого и седьмого элементов И, вторые входы шестого и З 5 восьмого элементов И подключены , к выходу первого элемента НЕ, вход которого соединен с вторыми входами пятого и седьмого элементов И и является числовым входом устройства, 40 первым и вторым управляющими входами которого являются вторые входы первого и второго элементов И, введены блок дешифрации и сдвига информации, триггеры, выходы которых подключены 45 к вторым входам формирователей токов считывания, счетчик адресов и элементы задержки, выходы которых соединены с первыми входами триггеров, а входы - с вторыми входами триггеров и 50 формирователей адресных токов записи и выходами блока дешифрации и сдвига информации, входы которого подключены к выходам счетчиков адресов, а управляющий вход соединен 55 с входом генератора импульсов и управляющим входом счетчика адресов и является третьим управляющим вхоЛом устройства, пресными нходамн котОРОГО являются входы счетчика адресов.Кроме того, блок дешифрации н сдвига информации содержит элементы И с девятого по шестнадцатый, второй элемент НЕ и элементы ИЛИ с четвертого по восьмой, выходы которых являются выходами блока, а первые и вторые входы соединены соответственно с выходами элементов И с дезятого по шестнадцатый, причем вход второго элемента НЕ соединен с первыми входами девятого, двенадцатого, четырнадцатого и шестнадцатого элементов И и является управляющим входом блока, выход второго элемента НЕ подключен к первым вхбдам десятого, одиннадцатого, тринадцатого и пятнадцатого элементов И, вторые входы девятого, одиннадцатого, четырнадцатого и пятнадцатого элементов И являются первым входом блока, третьи входы девятого и пятнадцатого и вторые входы тринадцагого и шестнадцатого элементов И являются вторым водом блока, вторые. входы десятого и двенадцатого и третьи входы тринадцатого и шестнадцатого элементов И являются третьим входом блока, четвертым входом которого являются третьи входы десятого, одиннадцатого, двенадцатого и четырнадцатого элементов. И.На фиг. приведена функциональная схема устройства, на фиг.2 - функциональная схема наиболее предпочтительного варианта выполнения блока дешифрации и сдвига информации, например для дешифрации двухразрядного кода адреса.Устройство содержит (фиг.1) адресные 1 и числовой 2 входы, счетчик 3 адресов, блок 4 дешифрации и сдвига информации, элементы 5 задержки, триггеры 6, формирователи 7 токов считьгвания, первый элемент ИЛИ 8, элементы И 9-11 с первого по третий, генератор 2 импульсов. На фиг.1 обозначены первый 13 и второй 14 управляющие входы устройства.Устройство содержит также четвертый элемент И 15, счетчик 16 тактов, дешифратор 17, ключ 18, накопительный элемент 19, формирователи 20 разрядных токов записи, второй элемент ИЛИ 21, элементы И 22-24 с пятого по седьмой. На фиг. обозначентретий управляющий вход 25 устройства.Устройство содержит также восьмойэлемент И 26, первый элемент НЕ 27,третий элемент ИЛИ 28, накопитель 29 5с выходами 30, формирователи 31адресных токов записи, усилители32,. считывания и регистры 331 ,числа,Блок дешифрации и сдвига информации (фиг.2) содержит второй элемент НЕ 34, элементы И 35-42 с девятого по шестнадцатый и элементы ИЛИ 43-46 с четвертого по восьмой.Устройство работает следующим образом.В режиме записи информации науправляющем входе 14 (Фиг.1)имеется разрешающий потенциал, исинхроимпульс с генератора 12 20поступает через элемент И 10 навход счетчика 16 и на элементы И 11 и 15, вторые входы которых управляются счетчиком 16 таким образом, что в течение определенного времени синхроимпульс поочередно проходит через один из элементов И 1 и 15, а следовательно,поочередно срабатывают Формирователи20 или формирователи 7. Одновременно с этим дешифратор 17, управляемый счетчиком 16, выдает на первомвыходе сигнал включения ключа 18;который подает питание на формирователи 20 и заряжает накопительный элемент 19, кроме того, дешифратор 17, в зависимости от кодовойкомбинации на входе, выдает на своем втором выходе сигнал опроса наэлементы И 22 и 26. Код числа, присутствующий на входе 2 или его инверсия на выходе элемента НЕ 27,разрешает прохождение сигнала опроса через элементы И 22 и 26, а стретьего выХода дешифратора 17 опрос 45выдается на элементы И.23 и 24, которые управляются кодом числа с входа 2, Выделенный сигнал опроса поступает на второй или третий входы Формирователей 20, обеспечивая Формирование соответствующей полярностиразрядного тока накопителя 29, поразрядным шинам которого протекаюттоки, обеспечивающие запись информации по выбранному адресу.55Отличительной особенностью выбора адреса в предлагаемом устройстве является то, что каждый очередной адрес (естественный порядок изменения) записываемых слов выбираетсяне в соседнем регистре матрицы накопителя 29, в которой произведеназапись предыдущего слова, а в регистре, который находится в соседнейматрице накопителя 29. Необходимоедля, этого время отсчитывается счетчиком 16, который при достиженииопределенной кодовой комбинациизапрещает прохождение синхроимпульсов через элемент И 11 и 15, запрещая срабатывание формирователей 7и 31. Одновременно дешифратор 17снимает сигнал включения ключа 18,вадает сигнал опроса на своемтретьем выходе и снимает сигнал опроса с второго выхода. В этом случае сигнал опроса, поступающий натретий вход формирователей 20, обеспечивает противоположность в полярности разрядного тока. Смена ввыцаче сигналов опроса с второгои третьего выходов дешифратора 17будет происходить до достижения заданного количества разнополярных импульсов, в зависимости от типа запоминающего элемента накопителя 29.Так как при прохождении этой пачкиразрядных токовых импульсов ключ 18отключен, их амплитуда в пачке определяется потенциалом накопленнойэнергии в элементе 19, который снижается до нуля по мере расхода энергии при прохождении этих токов. В режиме считывания информации код адреса считываемого слова поступает с входов 1 на счетчик 3, где Фиксируется, с выхода счетчика 3 код адреса поступает на блок 4,где дешифрируется. С выхода блока 4 унитарный код поступает на один из входов триггера 6 и через элементы задержки 5 на другие их входы. В результате выбран один из триггеров 6, который перейдет в состояние хранения единицы. С выхода выбранного триггера 6 единичный сигнал поступает на соответствующий формирователь 7, куда при наличии разрешающего потенциала на входе 11 будет передан синхроимпульс с генератора 12 через элементы И 9 и ИЛИ 8, Под действием указанных сигналов с выхода формирователя 7 по избранной координате накопителя 29 протекает ток считывания и через интервал времени равный сумме задержек в счетчике 3,1115блоке 4, триггерах 6, формирователе 7 и накопителе 29, на соответствующем выходе 30,появляется код считанного слова, который через соответствующий усилитель 32-32 передается в соответствующий регистр 33 -33. В итоге цикл считывания слова начинается с момента подачи адреса считываемого слова и заканчивается с появлением данного слова в регист О ре 33-33, .В предлагаемом устройстве выходной сигнал блока 4 фиксируется триггером 6, вместе с тем он же и является сигналом возбуждения формирователя 7, 15 вследствие чего адрес слова может быть свободно изменен в счетчике 3 эа счет подачи туда импульса с входа 25, период следования которого будет зависеть лишь от времени задержки , 20 при прохождении сигнала через блок 4 и триггер 6 и составитПолученный новый адрес одновременно фиксируется в счетчике 3, а вновь возбужденный выход блока 4 обеспечи вает перевод в единичное состояние очередной триггер 6, который возбудит очередной формирователь 7 в то время, когда по предыдущему адресу считывание еще не закончено. Такая возмож ность появляется потому, что очередное считываемое слово находится на соседней матрице в регистре накопителя 29, расположенном вне зоны действия предыдущего сигнала. Элемент 5 задержки обеспечивает обнуление выбираемых триггеров 6 через суммарное время 5 задержки в триггере 6, формирователе 7, нако 105 8пителе 29, усилителе 32 и регистре 33.Тривиально, что естественный порядок изменения адресов присущ линейным участкам программ. Однакоустройство работоспособно и в слу" чае .поступления в счетчик 3 нового адреса с входов 1, В этом случае интервал времени, через который возбудится очередной формирователь 7,будет равен сумме времен задержек в счетчике 3, блоке 4 и триггере 6,При этом необходима корректировка частоты генератора 12, которая обеспечивается сигналом с входа 25,При поступлении полного адреса в счетчик 3 такая корректировка не производится.Таким образом, при цикле считывания каждого слова равном С 1 появляется возможность параллельно совмещенной выборки слов из различных матриц накопителя 29. При этом начало выборки каждого последующего слова будет запаздывать от начала выборки предыдущего на интервал времени С или г.Таким образом, в предлагаемом устройстве присутствует ускоренная выборка кванта информации, так как за отрезок времени будет опрошено большее число регистров накопителя 29, следовательно, быстродействие запоминающего устройства при считывании информации будет увеличено.Технико-экономическое преимущество предлагаемого устройства заключается в его более высоком, по сравнению с прототипом, быстродействии при считывании информации.1115 05 РХ 6,77 оставитель Т ехред М.Надь Редактор Е. Пап каз 6779/ П сно ССР В 4/ 1303 лиал ППП "Патент", г. Ужгород, ул. Проектна 574рственногоизобретениЖ-З 5, Рауш Тир ПИ Госупо дела Москва йцева Корректор Л, Пилипенк омитетаи открытая наб,