Постоянное запоминающее устройство

(51) Ь 11 С 17/00 АНИЕ ИЗОБРЕТЕНИЯ ВТОРСНОМ ТЕЛЬСТВУ 5+а)оа,ыхо ной ст оки на г СР ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(54) (57) 1ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕУСТРОЙСТВО, содержащее накопитель идешифратор адреса, входы которогоявляются адресными входами устройства, а выходы соединены с адреснымишинами накопителя и входами соответствующих элементов ИЛИ первой группы, выходы которых подключены к управлякщим входам элементов И соответствукщих групп, выходы которыхсоединены с соответствующими входамиэлементов ИЛИ второй группы, регистрчисла, о т л и ч а ю щ е е с я тем,что, с целью упрощения устройстваи повышения его надежности путем уменьшения числа ячеек памяти, необходимых для хранения одного битаинформации, выходы элементов ИЛИвторой группы подключены к соответствующим входам регистра числа,установочные входы которого соединены с адресным входом старшего разряда адреса дешифратора адреса,разрядные шины накопителя соединеныс входами элементов И соответствующих групп в соответствии с формулой де % - номер в д р копителя; 5 - номер элемента И (5-0,1,2,р) Р: 0,1,2, Р; Еразрядность хранимых слов.2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что в накопителе, содержащем в пересечении адресных и разрядных шин элементы памяти, входы Пэлементов памяти, Я расположенных в каждой строке, начи,ная с второго элемента, соединены ффффф с входом (и) элементов памяти по- (ювр следующей строки, начиная с первого элемента.Изобретение относится к цифровойвычислительной технике и может бытьиспользовано в устройствах хранениядискретной информации и при построении модулей специализированных нроцессоров, а также в устройствах защиты, шифрования и передачи информации,Известно запоминающее устройствос хранением фиксированной информации, содержащее дешифратор адреса,элементы И, входы которых подключены к соответствующим выходным шинамнакопителя, а их выходы поразрядносоединены с входами группы элементовИЛИ 1. 15Недостатком этого устройства является сложность, обусловленная наличием большого числа запоминающихэлементов в накопителе, что приводиттакже к снижению информационной емкости устройства и надежности егоработы.Наиболее близким к предложенномупо технической сущности являетсяпостоянное запоминающее устройство, 25содержащее дешифратор адреса, входыкоторого подключены к адресным шинам,накопитель, в пересечении входных ивыходных шин которого расположенызапоминающие элементы, группу элементов ИЛИ, входы которых поразрядно соединены с выходами элементов Исоответствующих групп, управляющиевходы которых подключены к выходамэлементов ИЛИ, входы которых соединены с соответствующими выходамидешифраторов адреса, подключеннымик входным шинам накопителя, и регистрчисла 23.Известное устройство не позволяет 40 производить дальнейшее упрощение накопителя и повышение информационной емкости и надежности устройства на основе метода поразрядного обратного кодирования. В накопителе та кого устройства для хранения одногобита информации требуется один запоминающий элемент, а при хранении полупостоянной информации требуется использование одного запоминающего элемента на каждый бит хранимой информации. Преобразование кодов слов информации с преобладающим количеством нулей, хранящихся в накопителе, в коды слов с преобладающим коли- честном единиц производится путем дополнительной поразрядной записи кодов единиц в определенные разряды считанных из накопителя слов информации. дополнительная поразрядная запись единиц к считанным из нако пителя словам осуществляется путем распределения каждого выхода дешиф ратора адреса по входам элементов ИЛИ адресной части устройства, что требует больших затрат оборудования. 65 При хранении всех наборов кодов определенной разрядности схема такого устройства теряет свои преимущества по затратам оборудования по сравнению с обычной схемой постоянного запоминающего устройства с хранением инФормации без использования поразрядного метода обратного кодирования. Все это усложняет устройство, что приводит к снижению его надежности и препятствует повышению его информационной емкости.Целью изобретения является упрощение устройства и повышение его информационной емкости путем уменьшения числа ячеек памяти, необходимых для хранения одного бита информации.Поставленная цель достигается тем, что в постоянном запоминающем устройстве, содержащем накопитель и дешифратор адреса, входы которого являются адресными входами устройства, а выходы соединены с адресными шинами накопителя и входами соответствующих элементов ИЛИ первой группы, выходы которых подключены к управляющим входам элементов И соответствующих групп, выходы которых соединены с соответствующими входами элементов ИЛИ второй группы, регистр числа, выходы элементов ИЛИ второй группы подключены к соответствующим входам регистра числа, установочные входы которого соединены с адресным входом старшего разряда адреса дешифратора адреса, разрядные шины накопителя соединены с входами элементов И соответствующих групп в соответствии с формулойМ= (Я+Р) вооп,где М - номер выходной строки накопителя;Б - номер,.элемента И (8=0,1,2,,п),Р = 0,1,2 п и - разрядность хранимых слов.В накопителе, содержащем в пересечении адресных и разрядных шинэлементы памяти, входы П"1 элементов памяти, расположенных в каждойстроке, начиная с второго элемента,соединены с входами иэлементовпамяти последующей строки, начинаяс первого элемента.На чертеже представлена Функциональная схема предложенного устройства.Устройство содержит дешифраторадреса 1, входы которого подключенык адресным шинам 2, накопитель 3,в пересечении входных 4 и выходных5 шин которого расположены запоминающие элементы б, элементы ИЛИ 7первой группы, элементы И 8 соответствующих групп, элементы ИЛИ 9 второй группы и регистр 10 числа, состоящий из счетных триггеров 11.Выходы дешифратора адреса 1 подключены. к соответствующим входным шинам 4 накопителя 3 и к входам соответствующих элементовИЛИ 7 первой группы, выходами соединенных с управляющими входами элементов И 8 соответствующих групп, выходы которых поразрядно соединены с соответствующими входами элементов ИЛИ 9 10 второй группы, выходы которых поразрядно подключены к счетным входам триггеров 11 регистра 10 числа, единичные входы триггеров которого соединены с адресной шиной старшего 15 - разряда адреса 2Накопитель устройства содержит Ч выходных шин и по о запоминающих элементов в каждой строке. При этом входные шины, объединяющие и -1 запоминающих элементов предыдущей строки накопителя, начиная со второго элемента, и изапоминающих элементов очередной строки накопителя, начиная с первого элемента, проложены со сдвигом вправо с шагом на один запоминающий элемент.Выходные шины накопителя скоммутированы на информационные входы элементов И в соответствии с Формулой30М =(Б + Р) тос 1 п,где М - номер выходной шины накопителя; 35Б - номер элемента И. (Б==О, 1, 2, 3,. и-.1) 1Р = 0,1,2,3 и и - разрядность хранимых слов.Такая организация накопителя 40 позволяет во всем его объеме хранить информацию в сжатой форме так, что каждое очередное сжатое слово отличается от предыдущего значением одного разряда, а данное соединение 45 выходных шин накопителя с информационными входами элементов И 8 обеспечивает на выходе и. элементов ИЛИ 9 сдвиг П-разрядного 1-го слова относительно (-1)-го на один разряд вправо.В накопителе устройства хранятся прямые коды слов информации, записанных в сжатой форме, другие комбинации слов могут быть образованы 55путем инверсий. Так, например,при рассмотрении всех возможных четырех-. разрядных кодовых комбинаций оказывается,. что кодовые комбинации 0000,0001, 0010, 0101, 1011, 0110, 1100,1000 можно рассматривать как комбинации 1111, 1110, 1101, 1010, 0100,1001, 0011, 0111. Отсюда следует,что для хранения половины комбинациЯслов запоминающие элементы не нужны,так как они могут быть сформированыиз комбинаций слов, записанных впрямом коде. Следовательно, кодамслов, хранящихся в накопителе, будутсоответствовать адреса, содержащиев старшем разряде нуль, а кодамслов, образуемым путем инверсий, соответствуют адреса, содержащие встаршем разряде адреса единицу.Устройство работает следующимобразом,После расшифровки адреса (старший разряд адреса содержит 0)на соответствующем выходе дешифратора возникает сигнал, который возбуждает определенную входную шину накопителя, а через соответствующийэлемент ИЛИ 7 первой группы открывает определенный элемент И 8. Приэтом считывается прямой код слова,хранящегося в запоминающих элементах, охваченных возбужденной входнойшиной накопителя. Считанное словочерез открытый элемент И 8 и л элементов ИЛИ 9 второй группы поступаетна счетные входы триггеров 11 регистра 10 числа.При Формировании обратных кодовслов (старший разряд адреса содержит 1 ф) сигналом логической единицы старшего разряда адреса устанавливаются в ф 1 ф триггеры всехразрядов регистра 10 числа, Одновременно расшифровывается заданный адрес и аналогичным образом считывается из накопителя соответствующееслово, после занесения которого посчетным входам триггеров 11 на регистр 10 числа в нем образуется обратный код этого слова.Технико-экономический эффект отиспользования предложенного устройства заключается в упрощении устройства и повышении его информационнойемкости и надежности в результатеуменьшения числа запоминающих элементов в накопителе при хранении в немодного и того же объема информациии уменьшения количества входов вэлементах ИЛИ адресной части устройства, так как исключена дополнительная поразрядная запись единиц вопределенные разряды считанных изнакопителя слов.1080214 Бороак Веселовская ставитель Г хред Т.Дуби рректор С. Шекмарт 4 лиал ППП Патент, г. Ужгород, ул. Проект 2 2 каз 1366/52 Тираж 575 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, Раушс