Управляемый мажоритарный элемент

(19) Ш 1 ЗЩ) Н 03 К 19/094 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТ ан- аиг ГОСУДАРСТ 8 ЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ(54)(57) УПРАВЛЯЕМЫЙ МАЖОРИТАРНЫЙЭЛЕМЕНТ, на взаимодополняющих МДПтранзисторах, содержащий первый ивторой информационные транзисторыи-типа, истоки которых подключенык стоку третьего информационноготранзистора и-типа, исток которогосоединен со стоком первого коммутирующего транзистора и-типа, парал-,лельно включенные первый и второйнагрузочные транзисторы р-типа,истоки которых. подключены к стокутретьего нагруэочного транзистораР-типа, исток которого соединен состоком второго коммутирующего транзистора р-типа, последовательно включенные четвертый и пятый информационные транзисторы и-типа, последовательно включенные четвертый и пятый нагрузочные транзисторы р-типа, шину,источника питания, с которой соединены стоки первого, второго и пятого нагрузочных транзисторов,выходную шину, к которой подключеныистоки первого и второго коммутирующих транзисторов, общую шину,соединенную со стоками первого,второго и пятого информационныхтранзисторов, первую информационную шину, к которой подключены затворы первого, пятого информационных и первого, пятого нагрузочныхтранзисторов, вторую информационнук шину, соединенную с затворамивторого, четвертого информационныхи второго, четвертого нагрузочныхтранзисторов, третью информационную шину, к которой подключены зат воры третьего информационного и третьего нагруэочного транзисторов, шины первого прямого и первого инверсного сигналов управления, к которым подключены соответственно затворы первого и второго коммутирующих транзисторов, о т л и ч а ю щ и й с я тем, что, с целью расширения функциональных воэможностей элемента, между выходной и общей шиной последовательно включены третий, четвертый коммутирующие и шестой информационные транзисторы и-типа, между выходной шиной и шиной источника питания последовательно включены пятый, шестой коммутирующие и шестой нагрузочный транзисторы р-типа, параллельно второму, пятому нагруэочным и второму, пятому информационным транзисторам включены соответственно первый, второй р-типа и третий, четвертый и-типа блокирующие тр зисторы, истоки седьмого р-типа восьмого и-типа коммутирующих транзисторов соединены с выходной шиной, а стоки подключены соответственно к истокам четвертого нагруэочного и четвертого информационного транзисторов, затворы шестого информационного и шестого нагруэочного транзисторов соединены с первой информацион. ной шиной, затворы второго блокирую-; щего и пятого коммутирующего транзисторов соединены с шиной первого прямого, сигнала управления, затворы четвертого блокирующего и третьего коммутирующего транзисторов соединены с шиной первого инверсного сигнала управления, затворы первого блокирующего, шестого, восьмого коммутирующих транзисторов соединены с шиной второго прямого сигнала управления, затворы третьего блокирующего, четвертого, седьмого коммутирующих транзисторов соединены с шинойвторого инверсного сигнала управления.Изобретение относится к вычислительной технике и может быть использовано при построении многоканальных вычислительных систем, в частности, для поканального разделения, а также мультиплексирования каналов,Известен мажоритарный элемент навзаимно-дополняющих МДП-транзисторах 1).Использование такого мажоритарного элемента затруднено при построении многоканальных систем, работающих в режимах поканального разделения.Наиболее близким по технической 0 сущности к изобретению является управ 1ляемый мажоритарный элемент, содержащий первый, второй, третий, четвертый, пятый, шестой, седьмой МДП-транзисторы р-типа и восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый МДП-транзисторы п-типа, причем первый, второй, третий и восьмой, девятый, десятый транзисторы включены последовательно между выходом элемента и шинами, соответственно "Питание" и "Земля", четвертый и одиннадцатый транзисторы включены параллельно третьему и десятому, соответственно, пятый, шестой, двенадцатый, тринадцатый транзисторы включены последовательно между выходом элемента и шинами, соответственно "Питаниеф и Земля", седьмой и четырнадцатый транзисторы включены параллельно пятому и двенадцатому, соответствен но, затворы седьмого и восьмого транзисторов соединены с прямыми управляющими входами, первого и четырнад,цатого - с инверсным, третьего, шестого, десятого и тринадцатого - с 40 первой информационной шиной, четвертого, пятого, одиннадцатого и двенадцатого - с второй, второго и девятого - с третьей 23,Однако использование известного 4элемента в многоканальных системахне обеспечивает возможности организации режима мультиплексированияканалов, тогда как такая необходимость возникает при проверке функционирования устройства.Целью изобретения является расширение функциональных возможностейуправляемого мажоритарного элемента.Цель достигается тем, что в управляемом мажоритарном элементе, навзаимодополняющих МДП-транзисторах,содержащем первый и второй информационные транзисторы п-типа, истокикоторых подключены к стоку третьегоинформационного транзистора п-типа, 60исток которого соединен со стокомпервого коммутирующего транзистораг,-типа, параллельно включенные первый и второй нагрузочные транзисторы р-типа, истоки которых подключе ны к стоку третьего нагрузочноготранзистора р-типа, исток которогосоединен со стоком второго коммутирующего транзистора р-типа, последовательно включенные четвертый ипятый информационные транзисторып-типа, последовательно включенныечетвертый и пятый нагруэочные транзисторы р-типа, шину источника питания, с которой соединены стокипервого, второго пятого нагрузочныхтранзисторов, выходную шину, к которой подключены истоки первого ивторого коммутирующих транзисторов,общую шину, соединенную со стокамипервого, второго и пятого информационных транзисторов, первую информационную шину, к которой подключены затворы первого, пятого информационных и первого, пятого нагрузочных транзисторов, вторую информационную шину, соединенную с затворами второго, четвертого информационных и второго, четвертого нагрузочных транзисторов, третью информационную шину, к которой подключены затворы третьего информационного и третьего ыагрузочного транзисторов, шины первого прямого ипервого инверсного сигналов управления, к которым подключены соответственно затворы первого и второгокоммутирующих транзисторов, введены третий, четвертый коммутирующиеи шестой информационные транзисторып-типа, последовательно включенныемежду выходной и общей шинами, пятый, шестой коммутирующие и шестойнагрузочные транзисторы р-типа, последовательно включенные между выходной шиной и шиной источника питания, параллельно второму, пятомунагрузочным и второму, пятому информационным транзисторам включенысоответственно первый, второйр-типа и третий, четвертый в-типаблокирующие транзисторы, истокиседьмого р-типа и восьмого в-типакоммутирующих транзисторов соединены с выходной шиной, а стоки подключены соответственно к истокамчетвертого нагрузочного и четвертого информационного транзисторов,затворы шестого информационногои шестого нагрузочного транзисторов соединены с первой информационной шиной, затворы второго блокирующего и пятого коммутирующеготранзисторов соединены с шиной первого прямого сигнала управления,затворы четвертого блокирующегоитретьего коммутирующего транзисторов соединены с шиной первого инверсного сигнала управления, затворы первого блокирующего, шестоговосьмого, коммутирующих транзисторовсоединены с шиной второго прямогосигнала управления, затворы третье 106916735 го блокирующего, четвертого, седьмого коммутирующих транзисторов соединены с шиной второго инверсного сигнала управления.На чертеже представлена принципиальная схема управляемого мажоритарного элемента на взаимодополняющихИДП-транзисторах,Истоки параллельно включенныхпервого 1 и второго 2 информационныхтранзисторов и-типа подключены к сто ку третьего 3 информационного транзистора п-типа, исток которого соединен со стоком первого коммутирующеготранзистора 4 п-типа, Истоки параллельно включенных первого 5 и второго 5б нагрузочных. транзисторов р-типаподключены к стоку. третьего 7 нагрузочного транзистора р-типа, истоккоторого соединен со стоком второго8 коммутирующего транзистора р-типа.Информационные четвертый 9 и пятый10 транзисторы и-типа включены последовательно, нагруэочные четвертый 11и пятый 12 транзисторы р-типа включены последовательно, и третий 13и четвертый 14 коммутирующие и шестой 15 информационные транзисторыр-типа включены последовательно,пятый 16, шестой 17 коммутирующие ишестой 18 нагрузочный транзисторыр-типа включены последовательно.Первый 19, второй 20 р-типа итретий 21, четвертый 22 и-типа блокирующие транзисторы включены параллельно соответственно транзисторамб, 12 и 2, 10. Сток седьмого 23коммутирующего транзистора р-типаподключен к истоку транзистора 11,сток восьмого 24 коммутирующеготранзистора и-типа подключен кистоку транзистора 9, К шине 25 40источника питания подключены стокитранзисторов 5,6,12,18,19 и 20,выходная шина 26 элемента соединенас истоками транзисторов 4,8,13,16,23 и 24, к общей шине 27 подключены 45стоки транзисторов 1,2,10,15,21 и 22,К первой информационной шине 28 под-,ключены затворы транзисторов 1,5,10,12,15 и 18, которая информационная,шина 29 соединена с затворами транзисторов 2,6,9 и 11, к третьей информационной шине 30 подключены затворы,транзисторов 3 и 7. Шины первого прямого 31 и первого. инверсного 32 сигналов управления соединены соответственно с затворами транзисторов 554, 16, 20 и 8, 13, 22. Затворы транзисторов 17, 19 и 24 соединены с шиной 33 второго прямого сигналауправления, а затворы транзисторов14, 21 и 23 - с шиной 34 второго 60инверсного сигнала управления.Управляемый мажоритарный элементработает следующим образом,При наличии логической единицы напервой 31,и второй 33 шинах прямых , 65 сигналов управления и логического нуля на первой 32 и второй 34 шинах инверсных сигналов управления открытакоммутирующие транзисторы 4, 8, 23и 24, а коммутирующие 13, 14, 16, 17и блокирующие 20, 19, 21 и 22 транзисторы закрыты. При этом наличиелогического нуля на первой 28 ивторой 29 либо на первой 28 и третьей 30, либо на второй 29 и третьей30, либо на первой 28, второй 29 итретьей 30 информационных шинахобеспечивает Формирование на выходной шине 26 элемента логической единицы через открытые нагруэочныетранзисторы соответственно 11, 12либо 5, 7 либо 6, 7, либо 5, 6, 7,11 и 12,Уровни логической единицы приуказанных выше комбинациях сигналовна информационных шинах обеспечивают формирование логического нуляна шине 26 элемента через открытыеинформационные транзисторы соответственно 9, 10 либо 1, 3, либо 2, 3,либо 1,2,3,9 и 10. Таким образом,в этом случае элемент реализует логическую функцию= х,хчх хчххз,где ххх - аргументы, соответствующие логическим уровням на первой28, второй 29 и третьей 30 информа-ционных шинах,При наличии на шинах первого прямого 31, второго прямого 33, первогоинверсного 32 и второго инверсного34 сигналов управления комбинацийлогических уровней"0011", "1001","0110" функции, выполняемые элементами, соответственно равны Гх, Г = х,= хь. Действительно,при комбинации "0011" коммутирующиетранзисторы 4, 8, 23 и 24 закрыты,а 13, 14, 16 и 17 - открыты и навыходной шине 26 формируется уровеньлогической единицы через открытыйнагрузочный транзистор 18 при наличии уровня логического нуля на первойинформационной шине 28, либо уровеньлогического нуля через открытый информационный транзистор 15 при наличии логической единицы на шине 28,При комбинации логических сигналрв на управляющих шинах "1001" откры:ы коммутирующие транзисторы 4,8,14,1 У и закрыты коммутирующие транзисторы 13,16,23 и 24; открытые блокирующие транзисторы 19 и 21 шунтируют цепи первого и второго входных сигналов и на выходе элемента 26 Формируется либо уровень логического нуля через открытый ийформационный транзистор 3 либо уровень логической единицы через открытый нагруэочный транзистор 7, при наличии на третьей инФормационной шине соответственно либо уровня логической единицы, либо уровня логического нуля, независимоираж 866ф Подписное 3 ака. ВНИИПО ал ППП "Патент", г,. Ужгородул,Проектная 4 от состояния первой и второй инфор.мационных шин,Комбинация "0110" на управляющие шины обусловлизает закрывание коммутирующих транзисторов 4,8,14,17 и открывание коммутирующих 13, 16,23 и 24 и блокируюших 20 и 22 транзисторов, При этом шунтируется цепь первого входного сигнала и на выходе элемента 26, независимо от состояний первой 28 и второй 29 информа- О ционных шин формируется либо уровень логического нуля через открытый информационный транзистор 9, либо уровень логической единицы через открытый нагрузочный транзистор 11, -,5 Обобщенная функция У, выполняемая управляемым мажоритарным элецм,цддна Р С Г 7й"Вг("е з"3)С,С,С, С - аргументы, соответствующие логическим уровням на первой31,. второй 33 прямых и первой 32,второй 34 инверсных шинах управления,Технико-экономический эффект применения управляемого мажоритарногоэлемента остоит в расширении области функционирования в частности, вобеспечении возможности использования предлагаемого устроиства в ма-.жоритарно-резервированных ;истемах.