Устройство для логарифмирования двоичных чисел

ОЮЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКЕСПУБЛИК 957 1) С 06 Г 7/55 Е ИЗОБР е деистви ны втор ления и регистр соедине вого ре в негсуммаетийтарши И.Потаповеский институт о чен к входу вто выход регистра гумента соедине входом второго ого подключен ному входу втор ормационному в теля, выходы пе гателей соедине ио н вх амдете 7/55 тель 7/55 с инфегистр пе в д кото- рмациона и ин- сдвига- иГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) (57) УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРО-ВАНИЯ ДВОИЧНЫХ ЧИСЕЛ, содержащеепервый блок деления, регистр старшихразрядов аргумента, выход которогосоединен с входом первого блока .памяти и с первыми входами первого ивторого сдвигателей, выход регистрамладших разрядов аргумента подключенк вторым входам первого и второгосдвигателей, выход второго блока памяти соединен с первым информационнымвходом первого коммутатора, выходкоторого подключен к первому входупервого сумматора, выход второго коммутатора соединен с вторым входомпервого сумматора, вход которого подключен к входу регистра результата,выходы блока синхронизации соединеныс управляющими входами регистровстарших и младших разрядов аргумента,первого и второго коммутаторов, первого и второго регистров и третийсдвигатель,о т л и ч а ю щ е е с я .тем, .что, с целью повышения быстрод ительно вв де р, рой блок дегистр, причем выход разрядов аргумента ационным входом пер ыход которого подклю го блока памяти, адших разрядов ар- ормационным р к р ому инфоого коммутатор Ф ходу третьегорвого и второго сдв ны с первыми информац н ыми од и первого блока деления и второго сумматора соответственно, выход первого .блока памяти подключен к второму информационному входу первого блока деления, выход которого соединен с вторым входом второго сумматора, выход которого подключен к информационномувходу третьего регистра, выход которого соединен спервым информационным входом второго блока деления, второй вход которого подключен к выходу пер вого сумматора, выход второго блока деления соединен с вторым информационным входом второго коммутатора, выход третьего сдвигателя подключен к второму информационному входу первого коммутатора, выходы блока синхронизации соединены с управляющими входами первого и второго блоков деления, третьего регистра, третьего сдвигателя и регистра результата.Изобретение относится к вычислительной технике и может быть исполь эовано н качестве цифрового генера" тора значений логарифмической функ" ции.Известно цифровое устройство для 5 логарифмирования двоичных чисел, которое содержит регистр старших раз" рядов аргумента, соединенный с адресными входами двух блоков памяти и регистр младших разрядов аргумента, 10 вход которого через сдвигатель,первый коммутатор и сумматор подключен к выходному регистру 1 3.Основным недостатком подобных устройств является большой объем по стоянной памяти, требуемый для хранения таблиц коэффициентов, что существенно сужает область применения подобных устройств и позволяет их использовать лишь н малораэрядных ЦВМ.Наиболее близким к предлагаемому является устройство для логарифмирования двоичных чисел, которое содержит регистр старших разрядов ар гумента, соединенный с адресным входом блока памяти и с входами второго и третьего сднигателя регистр младших разрядов аргумента, выход которого соединен с вторыми входами первого и второго сдвигателя, первый блок деления, входы которого соединены,с выходами первого блока памяти и вторым сдвигателем, второй блок памяти, выход которого подключен к первому входу первого коммутатора, второй нход которого соединен с выходом третьего сдвигателя, а выход подключен к первому входу первого суммато ра, второй вход которого соединен с выходом второго коммутатора, а выход 40 связан с регистром результата, и блок .синхронизации 2 3.В известном устройстве значительно снижается емкость блоков памяти по сравнению с устройством-аналогом, 45 но заметно увеличивается время вычисления логарифма, что связано с двукратным последовательным применением операции деления.Цель изобретения - повышение про изводительности устройства.Поставленная цель достигается тем, что в устройство для логарифмирования двоичных чисел, содержащее первый блок деления, регистр старших разрядон аргумента, выход которого соеди нвн с входом первого блока памяти и с первыми входами первого и второго сдвигателей, выход регистра младших разрядов аргумента подключен к вторым входам первого и второго сдвигателей, выход второго блока памяти соединен с первым информационным входом первого коммутатора, выход которого подключен к первому входу пер,вого сумматора, выходвторого коммутатора соединен с вторым входомпервого сумматора, выход которогоподключен к входу регистра результата., выходы блока синхронизации соединены с управляющими входами регистровстарших и младших разрядов аргумента,первого и второго коммутаторов,первого и второго регистров и третийсдвигатель, дополнительно введенывторой сумматор, второи блок деленияи третий регистр, причем выход регистра старших раэрядон аргумента соединен с информационным входом первого регистра, выход которого подключен к входу второго блока памяти,выход регистра младших разрядов аргумента соединен с информационным входом второго регистра, выход которогоподключен к первому информационномувходу второго коммутатора и информационному входу третьего сднигателя,выходы первого и второго сднигателейсоединены с первыми информационнымивходами первого блока деления и второго сумматора соответственно, выходпервого блока памяти подключен к второму информационному входу первогоблока деления, выход которого соединен с вторым входом второго сумматора, выход которого подключен к информационному входу третьего регистра,выход которого соединен с первыминформационным входом второго блокаделения, второй вход которого подключен к выходу первого сумматора, выходвторого блока деления соединен с вторым информационным входом второгокоммутатора, выход третьего сдвигателя подключен к второму информационному входу первого коммутатора, выходыблока синхронизации соединены а управляющими входами первого и второгоблоков деления, третьего регистра,третьего сдвигателя и регистра результата,Вычисление натурального логарифмаот нормализованного аргументаХ 1/2х(1) производится в устройст-ве на основе следующих соотношенийВп Х Р(Х)Г (Ху: ЕпХ,+ЗьХСХ)Х=4 Хо+Х 2 ХоРХо+,йХ)Здесь х - опорная, часть аргумента, представленная К-старшими разрядами аргумента, а ьх - приращение аргумента, представленное ь -К-двоичными разрядами, где ь - общее количество разрядов требуемое для представления аргумента х.Значения 1 н К иХо, зависящиеЕтолько от опорной части аргумента, нычисляются предварительно и заносятся в таблицы, реализованные на блоках постоянной памяти.На чертеже представлена блок".схема предлагаемого устройства.Устройство содержит регистр 1 старших разрядов аргумента, первый регистр 2, первый блок 3 памяти, первый и второй сдвигатели 4 и 5 сост ветственно, регистр б младших разрядов аргумента, второй регистр 7,первый блок 8 деления, второй сумматор 9, третий регистр 10, второй блок 11 деления, второй коммутатор 12, первый 10 сумматор 13, регистр 14 результата, третий сдвигатель 15, первый коммутатор 16, второй блок 17 памяти и ,блок 18 синхронизации.Первый и второй сдвигатели 4 и 5 15 ареализуют операции )( - 4 Х ( лХ, и2 ХО +й Х соответственно, которые заключаются в сдвиге старших разрядов аргумента на 2 и 1 разряд влево и заполнении освободившихся разрядов 20 нулями.Предлагаемое устройство для логарифмирования двоичных чисел работает следующим образом.В первом такте, работы устройства 25 по сигналу блока 18 синхронизации происходит прием значения. аргумента х на регистры старших 1 и младших б разрядов аргумента. Значение Хо с выхода .регистра 1 старших разрядов аргумента передается на адРесные входы первого блока 3 памяти, на выходе которого появляется значение 2 х 2, поступающее на вход делимого первого блока 8 деления, и на входы 35 первого ивторого сдвигателей 4 и 5, на другие входы которых поступает значение ьх с выхода регистра б младших разрядов аргумента. На выходах первого и второго сдвигателей 4 40 и 5 формируются значения 2 х. +ах, поступающие на вход делителя первого блока 8 деления, и 4, поступающее на второй вход второго сумматора 9,Во втором такте по сигналу блока 45 18 синхронизации запускается первый блок 8 деления и результат операции поступает на первый вход второго сумматора 9, на выходе которого образуется значение50. х(х(:хх,+хххх Й 2 х, +х)В третьем такте работы устройства по сигналу блока 18 синхронизации значение Г Х поступает на третий 55 регистр 10, значение Ьх поступает на второй регистр 7 а значение х на первый регистр 2. При этом значение 2 Ьх, сформированное на третьем сдвигателе 15, через первый коммутатор 60 16 поступает на второй вход первого сумматора 13, на второй вход,Фэторого поступает значение Ах, переданное через второй коммутатор 12. Значение 3 х с выхода первого сумматора поступает на вход делимого второго блока 11 деления, на вход делителя которого передается значение Г(Х),с выхода третьего регистра 10. Одновременно с этим блок 18 синхронизации выдает сигналы управления для первого такта работы устройства, обеспечивая тем самым прием нового значения аргумен" та Х и его последующую обработку, описанную выше.В четвертом такте работы по сигналу блока 18 синхронизации второй блок 11 деления выполняет операцию деления и через второй коммутатор 12 передает результат на первый вход первого сумматора 13, на второй вход которого передается через первый коммутатор 16 значение оХО с выхода второго блока 17 памяти, На выходе первого сумматора 13 формируется значение ГР) =Схх Х, +Зд Х (Х). Одновременнос этим блок 18 сийхронизации выдаетсигналы управления для второго тактаработы устройства, обеспечивая темсамым правильную последовательностьработы блока устройства, приводящуюк Формированию значения промежуточного результата .РХ) навыходевторого сумматора 9 для нового значения.аргумента х.В пятом такте работы устройствапо сигналу блока синхронизации значение ГХ) с выхода первого сумматора 13 принимается на регистр 14 результата. Одновременно с этим блок18 синхронизации выдает сигналы управления для первого и третьего тактов работы устройства, что обеспечивает последовательности функционирования блоков устройства, описанныевыше для соответствующих тактов егоработы,Оценим производительность Р дан:хного устройства, определяемую количеством вычисленных значений логарифма в единицу времени:Р =1(пах(Т Т.,1,где Т - врейя выполнения первого и0второго тактов работы,Т - время выполнения третьегохичетвертого тактов устройства,Т =Тзд +Твцб+Тдел+ТсеТ -- Тд+Т з+Тз,2 Тсл х здесь Т- время записи информациина регистр;Т ,б - время выборки информации из блока памяти)Т - время выполнения операции сдвига на сдвигателе,Т : - время выполнения операДйАции деления;1059572 Составитель А.ШуляповРедактор А.Власенко Техред И.НадьКорректор А. Тяск 842/53 Тираж 70 бВНИИПИ Государственного комитетапо делам изобретений и открытий113035; Москва, Ж, Раушская на ПодписноеССРд.4 Филиал ППП "Патент", г.ужгород, ул.Проектная, 4 Т- время выполнения операции сложения. Производительность Р устройства прототипа можно оценить по формуле Ри,= =1/тп где Т=2 Т +Твыб+2 Тдв+2 Тс время, необходимое для йолучения результата.Выигрыш по производительности для предлагаемого устроиства по сравнению с устройством прототипа определяется отношениемТ 2 Т +Т ы +2 Т +2 Т 3. и оп выб двл с. см Ри щ" (Ти,Т) Т +Т +Т + гиФх Т б Т +Т Р 2О 1 оси дел сы выб 1 сдв см/СледЬвательно, производительность предлагаемого устройства по сравнению с устройством прототипа выше почти в два раза.