Устройство для вычисления квадратного корня

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 9) (И 103 .А ПИСАНИЕ ИЗОБРЕТЕНИЙ. ВИДЕТЕЛЬСТВУ АВТОРСН хенти 2, 1978 инеи сустф Эф ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) 1. Теория и применение матема ческих машин, Минск,изд-во БГУ, 1 972, с. 163.2. Авторское свидетельс 1 во СССР М 732863, кл. С 06 Р 7/55 (прототип).(54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИС ЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее два регистра, два коммутатора схему сравнения, блок сдвига, блок синхронизации и сумматор, первый вход которого соединен с выходом блока сдвига, выход схемы сравнения соединен с первым входомблока синхронизации, второй вход сумматора -.с выходом пер .вого коммутатора, первый информацион ный вход которого соединен с выходом первого регистра, выход второго регистра соединен с первым информационным входом второго коммутатора, выход к торого соединен с информационным входом блока сдвига, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход кото рого соединен с первым управляющим, входом первого коммутатора, третий выход блока синхронизации соединен с первым управляющим входом второго коммутатора, о т л и ч а ю щ е е с я тем, что, с целью, упрощения, оно содержит третий коммутатор, информационный вход которого соединен с выходом сум матора, первый и второй выходы третьего коммутатора соединены с информщион ными входами соответственно первого и второго регистров, входы записи которых соединены с входами соответственно аргумента и константы устройства, выхо ды первого и второго регистров соедине ны соответственно с первым и вторым входами схемы сравнения, вторые, информационные входы первого и второго ком- р мутаторов соединены соответственно с Е выходами второго и первого регистров, первый управляющий вход третьего коммутатора соединен с вторым выходом. блока синхронизации, четвертый выходкоторого соединен с вторыми управляе . с;1 .шими входами первого и третьего комму" Ьйей таторов, управляющие входы первого и. второго регистров соединены соотмтсг-. венно с пятым и шестьм выходами блока синхронизации, седьмой выход которого соединен с вторым управляющимарвходом второго коммутатора вход за . пуска блока синхронизации соедвходом стартового импульсаройства,7103 2 1 ,100Изобретение относится к вычислительной технике и может быть использованодля аппаратной реализации операциивычисления квадрагного корня в двоичной системе в форме с фиксированнойзапятой в вычислительных и управляющихсистемах и устройствах авгомагики,телемеханики и вычислительной техники.Известен вычислитель квадратногокорня, содержащий однозарядные двоичныесумматоры на два и на три входа, трирегистра, устройства формирования приращений на одностороннем запоминающемусгройсгве, блок анализа знака и блокуправления 1.1Недосгагком вычислителя являетсяего сложность,Наиболее близким по гехническойсущности к предлагаемому является устройство для извлечения квадрагного корня, содержащее два сумматора, регистры,блок сдвига, два коммутатора, схемусравнения, блох задания знака и блокуправления, причем выход блока анализаразности соединен с блоком управления, 2выход первого регистра через первыйхоммугатор соединен с первым входомпервого сумматора, выход второго регистрасоединен через второй хоммугагор и блок сдвига с вторым входом пер 3вого сумматора, первый выход блокауправления соединен с блоком сдвига,второй и третий выходы - с вторымивходами первого и второго коммутаторов соответственно2 ,Недостатком этого устройства является его сложность, гак.как аппаратурныезатраты на его реализацию составляютдва сумматора (причем один из них посложности эквивалентен трем сумматорам с двумя входами каждый), шестьрегистров, два коммутатора, два логических блока и блок управления, причемв последний входит блок памяти, Следует отметить, что повышение быстродейсьвия известного устройства путем пропуска итераций с большим весом для аргументов с малыми числовыми значениямивозможно только для значений, составляющих до 30% всех чисел, Быстродействиедля остальных 70% чисел равно в тактахдпя последовательных сумматорова для параллельных сумматоров равно в тактах Т = ЗО,Целью настоящего изобретения является сокращение аппарагурных затрат,Поставленная цель цосгигаегся тем, что устройствосодержащее два регистра, схему сравнения, блок сдвига, блоксинхронизации и сумматор, первый вход которого соединен с выходом блока сдвига, выход схемы сравнения соединен с первым входом блока синхронизации, второй вход сумматора соединен с выходом первого коммутатора, первый информационный вход которого соединен с выходом первого регистра, выход второго регистра соединен с первым нн формационным входом второго коммута тора, выход которого соединен с инфбрмационным входом блока сдвига, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым управляющим входом первого коммутатора, третий выход блока с нхронизации соединен с первым управляющим входомвторого коммутатора, содержит третийкоммутатор, информационный вход которого соединен с выходом сумматора,первый и второй выходы третьего коммутатора соединены с информационнымивходами соответственно первого и второго регистров, входы записи которыхсоединены с входами соответственноаргумента и константы устройства, выходы первого и второго регистров соединены соответственно с первым и вторым входами схемы сравнения, вторыеинформационные входы первого и второго коммутаторов соединены соогветсг венно с выходами второго и первогорегистров, первый управляющий входтретьего коммутатора соединен с вторымвыходом блока синхронизации, четвертый выход которого соединен с вторыми управляющими входами первого и третьего коммутаторов, управляющие входыпервого и второго регистров соединенысоогветственно с пятым и шестым выходами блока синхронизации, седьмой,выход которого соединен с вторым упправляюшим входом второго оммутатора, вход запуска блока сицхронизации соединен с входом стартового импульсаустройства. На чертеже приведена структурная схема устройства для вычисления квадратного корня.Устройство для вычисления квадратного корня содержит сумматор 1, регистры 2 и 3, блок 4 сдвига, схему 5 сравнения, коммутаторы 6-8, блок 9 синхронизации, входы 10 и 11 регистров,3 1007вход 12 запуска блока синхронизации,выходы 13 и 14 устройства,Вычисление квадратного корня в данномустройстве осуществляется по слецующему алгоритму из системы разностныхрекуррентных соотношений в интерационном процессе, +,-(+)р025+ 3 33п оХ =Х)( =Х +с.Х 2у Х -фГХОИ)О1 при Х 4 Х.Ч=О ПРИ 2 )Хгде ) = Ор. поряпковый номер итерации;- число разрядов кода аргумента Хи с- прямой и обратный код.сигнала сравнения значенийи Х ,1:озульта та.Вычисление квацратного корня в устройстве осуществляется слецуюшим обра Ззом.Первоначально в регистр 2 заноситсязначение константы 1/К равное на 2Ьпример, 0,4195248, в регистр 3 заносится значение аргумента Х. На вхоц 12поцается стартовый импульс, по которомупроизводится сравнение значений 7) и Хов регистрах 2 и 3 соответственно изапускается генератор тактовых импуль-.сов в блоке 9 синхронизации. По результатам сравнения значений Ео .и Хо (по35значению цифры с, ) в блоке 9 синхронизации производится формирование управляющих сигналов с второго, третьего, четвертого и сецьмого выхоцов. Например,опри с =1 значене У о через коммутатор 7 переписывается в блок 4 сцвигаи спвигается на оцин разряц тактовымимпульсом сдвига с первого входа блока,затем сцвинутое значение Уо с выходаблока 4 сдвига и значение 2с выхоца регистра 2 при помощи импульсовпроцвижения с первого и пятого выхоцов блока синхронизации заносятся воцнозаряцный сумматор 1. Результатысуммирования с выхода сумматора 1 Очерез коммутатор 6 заносятся млацшимиразрядами вперед в освобожцающиесяпри продвижении старшие разряды регистра 2 и сдвигаются к его началу,В конце первой итерации в регистре 2записано значение Х В регистре 3остается значение Хо, В конце итерации опрецеляется значение цифры с 103 4цля следующей итерации. Если с.,=1, то вышеописанный процесс повторяется, Если с - :-О, то значен.е 2остается в регистре 2, значение Х=Х записывается через коммутатор 7 в блок 4 сцвига, гце производится его сдвиг йа цва разряда. Затем значения из блока 4 сдвига и регистра 3 продвигаются в сумматор 1, результаты итерации с выхода послепнего записываются через коммутатор 8 младшими разряцами вперед в освобождающиеся при продвижении старшие разряды регистра 3 и сдвигаются к его началу, В конце второй итерации в регистре 3 записано значение Х 2, а в регистре 2 записано значение 2 =2. Цикл вычисления состоит изп итераций, каждая из которых выполняется за ь тактов, поскольку в итерации выполняется только одно сложение и один сдвиг.В последней ь-й итерации в региспрах 2 и 3 соцержится значение квадратного корня из заданного аргумента Х,В общем случае погрешность вычисления опрепеляется длиной разряцной сетки и при ввецении Ф пополнительных защитных разрядов всегдаменьше ециницы последнего млацшего разряда й , гце т:6 о п - чьсло дополнительных защитных раэряцов регистров, блока сдвига и сумматора цля компенсации погрешности усечения чисел при их сцвиге за пределы разряпной сетки.Время вычисления квадратного корня в данном устройстве для послецователь ного принципа вычисления (с последовательным оцноэаряцным сумматором) равно В тактахт: .2Время вычисления квадратного корня в данном устройстве для параллельного принципа вычисления (с параллельным сумматором и матричным сдвигателем)раВно В тактах Т=20 е По сравнению с известным предлагаемое устройство значительно проще, поскольку для реализации известного устройства требуется цва сумматора (один из которых является четырехвходовым, что эквивалентно трем двухвхоцовым сумматорам), шесть регистров, два коммутатора, цва логических блока и блок управления, в который входит блок памяти, Для реализации данного устройсгва требуется один двухвхоцовый сумматор цВа регистраг дВа коммутаф тора, один логическийблок и простой10071 блок синхронизации без блока памяти,Таким образом, предлагаемое уст-.ройство содержит на семь блЬков меньше, не учитывая сложность четырехвходового сумматора (с учетом послецнего на девять блоков), т,е. более чем в два ставитель А. Зоринехред Е, Харитончик Кор Рецактор Т. К.Макарен ева Тираж 704 Птвенного комитета СССРретений и открытийЖ, Раушская наб., д. цписное филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 каз 2140/72 ВНИИПИ Госуда по целам изоб 113035,Москва, 03 Фраза, Это не только упрощает структуруустройства и повышает его надежность,но и уменьшает стоимость, а такжеповьвдает однородность и регулярностьструктуры, что облегчает реализациюв интегральном исполнении.