Устройство для сопряжения микропроцессора с системной шиной

(51)5 6 06 Г 13/00 Е ПАТЕНТНО ИЕ ИЗОБРЕТЕНИСВИДЕТЕЛЬСТВУ зволяет организовать обмен информацией разрядностью в 1 байт между микропроцессором и внешними устройствами по системной шине и организовать обмен информацией разрядностью в два байта между микропроцессором и внешними устройствами по локальной шине. Кроме того, устройство сопряжения позволяет осуществлять программное управление приоритетами запросов прерывания, обеспечивает работу системы в реальном масштабе времени; при работе по системной шине обеспечивается локальный режим и режим разделения времени. Указанные свойства устройства обеспечиваются эа счет введения новых конструктивных элементов - системного генератора, блока памяти, ведущего программируемого контроллера прерываний, таймера, генератора пуска-останова, схем формирования готовности и внутренней готовности, контроллера управления обменом в локальной шине, приемопередатчика локальной шины, приемопередатчика старшего байта системной шины, блока памяти коммутации, коммутатора сигналов, элементов И, ИЛИ, НЕ, И - НЕ и др. и соответствующих связей. 3 з,п, ф-лы, 24 ил,быть предоставлено поочередно двум и более задатчикам, и локальную шину, используемую только одним задатчиком для обмена информацией с исполнителем).Целью изобретения является расширение области применения и повышение быстродействия устройства,На фиг,1, 2. 3 приведена функциональная схема, устройства; на фиг.4 - состав системной шины; на фиг,5 - состав локальной 1) 4850202/24 2) 12.07.90 б) 30.08,93. Бюл. М 321) Харьковское научно-производственное бьединение по системам автоматизироанного управления 2) С.Е,Баженов, Н,П.Благодарный, И.Однокозов, О,А,Сизоненко, Г,Н.Тионькин, С.Н,Ткаченко, В.В.Топорков В,С,Харченко 6) Авторское свидетельство СССР 748402, кл, 6 Об Р 13/00, 1978.Авторское свидетельство СССР. 1188747, кл, 6 Об Р 13/18, 1985. 54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ИКРОПРОЦЕССОРА С СИСТЕМНОЙ ШИОЙ 7) Изобретение относится к вычислительой технике и может быть использовано для опряжения шестнадцатиразрядного микопроцессора с комплексами технических редств для локальных информационно-упавляющих систем с повышенной произвоительностью, Цель изобретения - расшиение области применения и повышение ыстродействия устройства. Сущность иэоретения состоит в том. что устройство поИзобретение относится к вычислительой технике и может быть использовано дляс опряжения шестнадцатиразрядного микопроцессора с комплексами технических редств для локальных информационно-упавляющих систем с повышенной произвоительностью, где взаимосвязь устройств существляется через интерфейс типа И 41интерфейс локального управления (сисемную шину, управление которой может 1837299 А 1между сигналами, их длительность выбираются исходя из условий устойчивой работы устройства,Генератор 21 импульсов служит для формирования на первом выходе импульсов ТКТ, подаваемых на сорок второй вход СШ, а также(на втором выходе) импульсов, подаваемых на шестой вход (ЯУИО) таймера 5, Длительность и период следования импульсов выбираются из условия устойчивого функционирования устройства,Системный генератор 22 предназначен для формирования тактовой частоты (ТАКТ) микропроцессора 50,С первого по пятый входами 22.1 - 22,5 генератора 22 при этом являются входы АЕМ 1, АЕМ 2, РЕЯ, РОУ 1, РОУ 2. К входам Х 1 и Х 2 генератора 22 должен быть подключен кварц с требуемой резонансной частотой. Первым - третьим выходами генератора 22 являются соответственно выходы С.С, ВЕЯЕТ, ЙЕАОУ,блок 23 памяти коммутации служит для хранения информации, управления сопряжением микропроцессора 50 либо с абонентами, расположенными на локальной шине, либо с абонентами, расположенными на системной шине. Первый и второй информационные входы блока 23 памяти коммутации образуют его адресный вход, В зависимости от кода на адресном входе блока 23 памяти коммутации на выходах будут формироваться сигналы ЛОК/СИСТ, ГВР, ОВЗУ, адресации ВПКП. Сигнал ЛОК/СИСТ (первый выход) разрешает работу микропроцессора 50 с абонентами ЛШ или СШ, Сигнал ГВР (второй выход) разрешает работу микропроцессора 50 с внутренними регистрами и блоком 8 памяти, Сигнал ОВЗУ (четвертый выход) является сигналом обращения к блоку 8 памяти, Сигнал адресации ВПКП разрешает обращение микропроцессора 50 к контроллеру 6.Дешифратор 24 адреса обращения предназначен для формирования сигналов обращения микропроцессора 50 к регистру 4 конфигурации, таймеру 5, контроллеру 7,Группы 25.1, 25.2 элементов НЕ служат для инвертирования сигналов прерываний, поступающий на контроллеры 7. 6,Переключатель 26 является элементом ручной настройки, обеспечивающим;- присвоение контроллеру приоритета задатчика при управлении системной шиной;- подачу (отключение) сигнала тактовой частоты (ТАКТ) на сорок вторую линию связи СШ;- отключение блока 8 памяти от устройства; 5 10 15 20 25 30 ,35 40 45 50 55- установку монопольного режима управления СШ 1,- блокировку работы блока 3 формирования готовности по превышению времени связи.Элементы 27 - 31 ИЛИ, элементы 32 - 36 И предназначены для формирования управляющих сигналов на узлы заявляемого устройства.Элемент 37 И служит для реализации функции монтажного ИЛИ между пятым выходом регистра 4 конфигурации и сигналом с выхода третьего такта переключателя 26, Элементы 38 - 46 НЕ служат для согласования полярности сигналов путем инвертирования. Элемент 47 неравнозначности формирует сигнал при неравенстве сигналов на двух его входах и управляет работой передатчика 14,2.Элемент 48 И - НЕ служит для формирования сигнала на управляющем входе шинного формирователя 19 адреса выборки подчиненного контроллера.Коммутатор 49 сигналов предназначен для формирования сигналов на четвертом входе таймера 5, Он может быть реализован, например, на микросхемах К 155 ЛН 34 и К 555 Л Р 11.В качестве сопрягаемого микропроцессора 50 в предлагаемом решении используется микропроцессор КР 1810 ВМ 86, При этом с первого по шестой входами 50,1 - 50.6 микропроцессора являются соответственно входы СС, СЫ, ВОУ, ТЕЯТ, ММ 1, ЮТ,Первым и вторым выходами 50.7 и 50.8 соответственно являются выходыОСК, В, адресно-информационными выходами 50,9.1 - 50.9,21 соответственно являются выходы АО 15 - АОО, А 16/ЯТ 7 - В Н Е /ЯТЗ. Управляющими 50,10.1 - 50.10.3 выходами являются выходы Я 2 - ЯО,Устройство функционирует в двух режимах:- организация обмена информацией между микропроцессором и устройствами ввода-вывода и элементами памяти, сопрягаемыми по СШ 1;- организация обмена информацией с элементами памяти и устройствами ввода- вывода, сопрягаемыми по интерфейсу локального управления (ИЛУ) по ЛШ 2.Устройство позвОляет реализовать два режима управления СШ 1,- режим без передачи функций управления шиной альтернативному задатчику (монопольный режим);- режим с возможностью передачи функций управления шиной альтернативному задатчику в очередном цикле обмена (режим разделения времени).Устройство сопряжения обеспечивает обслуживание инициативных сопрягаемых элементов по запросам прерывания.Все функции по арифметической и логической обработке информации реализуются 5 микропроцессором 50 в ходе выполнения программы и сопровождаются обменом информацией с запоминающими устройствами и устройствами ввода-вывода.Чтение кодов команд программ из бло ка 8 памяти и.обмен информацией в ВПКП производится непосредственно по интерфейсу, реализованному на выходах микропроцессора 50. Обмен информацией с элементами памяти и устройствами ввода вывода, сопрягаемыми по ЛШ 2 и СШ 1, требует согласования интерфейса микропроцессора 50 с СШ 1 и ЛШ 2 соответственно и реализуется заявляемым устройст- вом.Согласование интерфейсов заключает ся путем;- демультиплексирования адресов обращения, формируемых микропроцессором 50 на мультиплексированных шинах адреса/данных и адреса-слова состояния; 25- коммутации доступа микропроцессора 50 к СШ 1 и Л Ш 2 в соответствии с адресом обращения;- синхронизации цепей приема-передачи данных, 30Синхронизация процессов в устройстве сопряжения осуществляется сигналами ТАКТ, формируемыми генератором 22 и поступающими на пятьдесят девятый вход 2,59 ЛШ 2, 35В первом такте каждого цикла обмена микропроцессор 50 выставляет на управляющих выходах 50.10,1 - 50.10.3 слова состояния 50, 51, 52 код типа цикла обмена, отличный от кода 111. Одновременно с этим, микро процессор 50 выставляет на мультиплексированных шинах 50.9 адрес/данные, адрес/слово состояния, адрес обращения и сигнал ВНЕ, являющийся признаком обращения к старшему байту данных, 45Демультиплексирование адресов обращений.Код с выходов 50.10 50, Я 1, 32 микропроцессора 50 поступает на КУОЛШ 9 и КУОСШ 10. Если он отличается от кода 111, то 50 он служит сигналом начала цикла обмена данными. По сигналу ТАКТ эта информация воспринимается КУОЛШ 9 и КУОСШ 10. В свою очередь контроллеры 9, 10 формируют короткий импульс на выходах АЕ, 55По заднему фронту этого импульса в регистры 12, 13 записывается адрес, а в регистр 11 - код типа цикла обмена, При этом в регистре 11 запишется код 50, 51, 52 в регистре 12 - код АО 15-АОО, А 19/ЯТ 6 -А 16/ЯТЗ, ВНЕ/8 Т 7, в регистре 13 - код А 015 - АОО.Демультиплексированный адрес ( А 19 - ЫО, ВНЕ) и слово состояния (ЯТ 2-ЭТО) немедленно поступают на входы 1 - 20. 37 - 39, 46 ЛШ 2. С выхода регистра 13 (РАСШ) адрес на СШ 1 не поступает, так как выходы регистра 13 установлены в высокоимпендансное состояние высоким уровнем сигнала САСШ шестьдесят второго выхода ЛШ.Сигналы адреса и кода типа цикла обмена с регистров 11, 12 через ЛШ 2 поступают на дешифратор 24 и блок 23 памяти коммутации. В заявляемом решении принимается следующее условие - при обращении к устройствам ввода-вывода дешифрируются разряды адресаАО, Ы 7 - ЕАЗ, Ы 15 при обращении к памяти - Ы 19 - .А 14.Далее следует цикл обмена данными по ЛШ 2 или СШ 1,Цикл обмена данными по ЛШ.Если выставленный на регистре 11 адрес запоминающего устройства или устройства ввода-вывода попадает в область адресов, заранее определенных как локальные (в эту область входят адреса устройств, сопрягаемых по ЛШ 2, адреса блока 8 памяти и регистров заявляемого устройства сопряжения, то на первом выходе блока 23 памяти коммутации появляется сигнал низкого уровня ЛОК-СИСТ). Этот сигнал (если отсутствует сигнал на четвертом выходе блока 23 памяти коммутации) через элемент И 34 поступает на первый вход (СЕЯ) контроллера 9 и разрешает ему в соответствии с кодом на входах Я 2 - 50 сформировать исполнительный сигнал на соответствующей линии ЛШ 2. Одновременно сигнал низкого уровня ЛОК/СИСТ с первого выхода блока 23 коммутации запрещает контроллеру 10 сформи ровать соответствующий исполнительный сигнал на СШ 1.Сигнал ЛОК/СИСТ проходит через элемент Н Е 42 и инвертируется, Сигнал с выхода элемента НЕ 42 поступает через шестьдесят первый вход ЛШ 2 на схему 16 и блокирует формирование сигналов запроса доступа к магистрали (ЗОМ 7 - ЗОМ 1) на линиях связи СШ 1, что приводит к блокировке сигналов (САСШ, СИС) на входах 2,62, 2.66 ЛШ 2, Сигнал высокого уровня СИ(. запрещает блоку КУОСШ 10 формировать как исполнительные сигналы (на выходах 1 - 4), так и сигнал на выходе ОЕМ. Выходы исполнительных сигналов при этом поддерживаются в высокоимпедансном состоянии. Низким уровнем сигнала на выходе поддерживаются в высокоимпедансном состоянии выходные ключи ПМСШ 14,1 и ПССШ 14,2. Сигнал ЛОК/СИСТ поступает также на пер 23 1837299вый вход вход) АЕК системного генератора 22, При этом по сигналу ГЛШ с щестьдесят четвертого входа 2.64 ЛШ 2, поступающему на четвертый вход (ВРЧ 1) генератора 22 последний на третьем выходе (ВЕАОУ) формирует сигнал готовности, В то же время проинформированный сигнал ЛОК/СИСТ, поданный на вход АЕК 2 генератора 22, блокирует появление сигнала готовности на третьем выходе из входного сигнала ГСШ, поступающего с шестьдесят пятого выхода 2,65/ЛШ 2 на пятый вход ВОЧ 2 генератора 22.Сигнал ГЛШ формируется блоком 3 тремя источниками:- интерфейсным сигналом ХАСК, если адресуемое устройство сопрягается по ЛШ и само формирует этот сигнал на пятьдесят четвертом входе 2,54 локальной шины;- при формировании блоком 23 памяти коммутации на втором выходе единичного сигнала ГВР (при обращении микропроцессора к блоку 8 памяти, регистрам устройства, а также в циклахЙТА),- схемой 15 формирования готовности по превышению времени связи.Кроме того, на выходе ОТ/В контроллера 9 формируется сигнал, определяющий направление передачи информации через приемопередатчик 14.3, а на третьем выходе - сигнал ОЕК, разрешающий передачу информации через входы-выходы приемопередатчика 14,3 на мультиплексированную шину адреса/данных микропроцессора 50.Блокировка перевода выходных ключей приемопередатчика 14.3 из высокоимпендансного в активное состояние осуществляется сигналом ОВЗУ высокого уровня счетвертого выхода блока 23 памяти коммутации (при обращении микропроцессора 50 к блоку 8 памяти) или сигналом, низкого уровня с выхода ЗР/ЕК блока ВПКП 6 (при обмене данными между микропроцессором 50 и ВПК 6). Необходимость этих блокировок определяется тем, что как.блок 8 памяти, так и ВПКП 6 и осуществляют обмен данными с микропроцессором 50 непосредственно по мультиплексированной шине 50.9 адреса-данных микропроцессора 50.Цикл обмена данными по СШ 1, Работа заявляемого устройства сопряжения по СШ 1 может быть организована в двух режимах;- режиме разделения времени; 10 15 20 25 30 35 40 45 50- монопольном режиме55Работа в режиме разделения времени.В этом режиме устройство осуществляет обмен данными с запоминающими устройствами и портами авода-вывода, сопрягаемыми по СШ 1 под управлением координатора, Количество активных устройств, использующих общие ресурсы по СШ 1, определяются типом координатора и характеристиками СШ, В случае работы устройства в режиме разделения времени с одним альтернативным задатчиком, допускающим прямой захват шины заявляемым устройством (с помощью обмена интерфейсными сигналами ЗОМ 1, РОМ 1) координатор в системе не используется,На фиг.9 приведен пример конфигурации системы, в котором заявляемое устройство использует СШ 1 совместно с другим микропроцессорным контроллером под управлением координатора,Временные диаграммы сигналов, используемых для обмена данными в этом режиме, приведены на фиг,18 - .24. Если в цикле обмена блока 23 памяти коммутации выявил адрес запоминающего устройства или устройства ввода-вывода, определенный как системный, на его первом выходе (ЛОК/СИСТ) в такте Т 1 будет сформирован сигнал высокого уровня. Этот сигнал блокирует по входу 6 ЕК контроллера 9 формирование последнего исполнительных сигналов. Одновременно этот сигнал снимает запретна формирование исполнительных сигналов на первом-четвертом выходах и сигнала ОЕК на выходе 10.9 контроллера 10. Начало формирования сигналов на выходах контроллера 10 определяется моментом подачи на его вход АЕК сигнала низкого уровня СИС, определяющего время выдачи адреса обращения на линии связи СШ 3 иформируемого схемой 16, По сигналу САСШ, формируемому схемой 16, выходные цепи регистра 13 переводятся в активное состояние и хранящийся в регистре 13 адрес, выставлявшийся микропроцессором 50 на шинах АО 15-АОО, поступает на нулевой - пятнадцатый входы СШ 1.Пои поступлении низкого уровня сигнала СИС на вход АЕК контроллера 10 последний с задержкой (т85 нс) начинает формировать исполнительный сигнал на одном из первого-четвертого выходов и сигнал ОЕК, Получив исполнительный сигнал, адресуемое устройство выставляет на сорок четвертом выходе СШ 1 сигнал ОТВ,При этом на выходе элемента 28 ИЛИсформируется сигналСШ высокого уровня. Если же адресуемое устройство в течение заданного промежутка времени т(т( 45 нс) не ответит, то сигнал ГСШ формируется схемой 15. Сигнал ГСШ поступает на пятый вход(ВОЧ 21 генератора 22. Сигнал высокого уровня ЛОК/СИСТ с первого выхода блока 23 памяти коммутации поступает на второйвход(АЕЙ 2) генератора 22 и разрешает формирование сигнала готовности (КЕАОУ) на третьем выходе микропроцессора 50, блокируя этим формирование сигнала готовности на третьем выходе из сигнала ГЛШ, поступающего на четвертый вход. Сигнал запроса на управление шиной снимается в такте Т 1 следующего цикла обмена сигналом СТРОБ. При этом в пассивное состояние переходит сигнал разрешения на управление шиной и, как следствие, сигналы САСШ и СИС. В свою очередь, это вызывает переключение выходных цепей регистра 13 и цепей исполнительных сигналов контроллера 10 в высокоимпедансное состояние, чем и заканчивается цикл обмена по СШ 1 (к моменту перехода цепей исполнительных сигналов в высокоимпедансное состояние, сигналы на выходах контроллера 10 согласно алгоритму работы последнего находятся уже в пассивном состоянии),Коммутация восьмиразрядной шины данных СШ 1 на шестнадцатиразрядную мультиплексированную шину адреса/данных микропроцессора 50 осуществляется следующим образом. При обращении к устройствам с нечетными адресами. шина данных СШ 1 коммутируется на старшие разряды мультиплексированной шины адреса/данных микропроцессора АО 15 - А 08, а при обращении к устройствам с четными адресами - на младшие разряды мультиплексированной шины адреса/данных АО 7 - АОО.Выборка приемопередатчиками 14.1 и 14,2 младшего и старшего байтов производится сигналами низкого уровня ВНЕ и ЫО, формируемыми на первом и сорок шестом выходах ЛШ, при условии, что на выходе ОЕИ контроллера 10 имеет место сигнал высокого уровня. Выборка приемопередатчиком 14,2 старшего байта СШ, коммутирующего шину данных СШ на старшие разряды мультиплексированной шины адреса/данных микропроцессора 50, дополнительно блокируется по совпадению уровней сигналов ВНЕ и ( АО. Следовательно, при ошибочной попытке обмена словом данных за один цикл обмена с устройством, сопрягаемым по СШ 1, фактически произойдет обмен младшим байтом данных с устройством, имеющим четный адрес.Работа устройства сопряжения в монопольном режиме.Монопольный режим обмена по СШ 1 может быть установлен следующими способами;(установка монопольного режима навремя выполнения программ предполагаетналичие в системе координатора),5 10 15 20 25 30 35 40 45 50 55 а) установкой на выходе И .ОСК) микропроцессора 50 сигнала низкого уровня, что имеет место при выполнении команд с префиксом 1 ОСК и в циклах ИТА;б) путем программной выдачи по адресу регистра 4 кода, Формирующего единичный сигнал МОНОП;в) путем размыкания соответствующего контакта переключателя 26, формирующего сигнал МОНОП на третьем входе схемы 16.При выполнении команд с префиксомОСК и в циклах 1 нчТА на первом выходе микропроцессора 50 формируется сигнал ( ОСК, который через элемент 43 НЕ поступает на шестьдесят третий вход ЛШ 2. На более длительное время монопольный режим вызывается путем программной выдачи на регистр 4 кода, вызывающего появление на его четвертом выходе сигнала логической единицы (МОНОП). Через третий контакт переключателя 26 этот сигнал поступает на схему 16 Формирования интерфейсных сигналов. При разомкнутом состоянии третьего контакта переключателя 26 в схему 16 постоянно поступает сигнал логической единицы. Этому состоянию соответствует ситуация, когда заявляемое устройство монопольно управляет работой СШ 1. В этом случае необходимость арбитража отпадает и координатор доступа к магистрали не нужен, Временные диаграммы сигналов, используемых устройством для сопряжения в процессе управления обменом данными по СШ в этом режиме, приведены на фиг,19,Работа устройства со встроенным блоком 8 памяти,При обращении к блоку 8 памяти на четвертом выходе блока 23 появляется сигнал ОВЗУ, Этот сигнал через элемент 36 И поступает на вход выборки блока 8 памяти. Младшие разряды адреса с второго - пятнадцатого выходов ЛШ поступают на адресные входы блока 8 памяти, Считываемая с блока 8 памяти информация поступает в микропроцессор 50 по мультиплексированной шине адреса/данных.Блок 23 памяти коммутации воспринимает адреса блока 8 памяти как адреса запоминающих устройств, сопрягаемых по ЛШ 2, и на первом выходе устанавливает сигнал низкого уровня ЛОК/СИСТ.Наряду с этим, при обращении микропроцессора 50 к последним 64 К байт адресуемого поля памяти на четвертом выходе блока 23 памяти коммутации формируется сигнал высокого уровня ОВЗУ. Сигнал высокого уровнч ОВЗУ запрещает по входу СЕЯ формировать исполнительные сигналы и5 10 15 20 25 30 35 40 45 50 55 сигнал на выходе ОЕМ контроллера 9, а сигнал низкого уровня ЛОК/СИСТ запрещает формировать исполнительные сигналы и сигнал на выходе ОЕМ контроллера 10. Таким образом, шины данных как СШ 1, так и ЛШ 2 оказываются изолированными от мультиплексированной шины 50,9 адреса/данных микропроцессора 50, Выборка данных иэ блока 8 памяти осуществляется исполнительным сигналом низкого уровня, формируемым на выходе В микропроцессора 50, При наличии высокого уровня сигнала ОВЗУ сигнал с второго выхода микропроцессора 50 через элемент 36 И выбирает из блока 8 памяти информацию (см. фиг.22).Обработка прерываний.Заявляемое устройство обрабатывает следующие запросы прерываний:- семи уровней приоритета с СШ 1;- шести уровней приоритета с ЛШ 2; - внутренние прерывания от схемы 15 (схемы формирования готовности по превышению времени связи),Прерывание, поступающее с сорокового выхода 2.40. ЛШ 2 подается на четвертый вход 50.4 микропроцессора 50 и обрабатывается как аппаратное немаскируемое прерывание, Для приоритетной обработки остальных запросов прерывания используется ВАКПб и ППКП 7 в каскадном включении. Приоритеты запросов прерывания задаются при программной настройке контроллеров 6, 7. Адреса переходов программ по приему вектора прерывания при обработке прерываний приведены в таблице.Запросы прерываний (МТВ 4, МТВ 5) на сорок четвертом и сорок пятом выходах Л Ш 2 могут формироваться в заявляемом устройстве непосредственно, либо на эти линии связи ЛШ 2 могут быть выведены проинвертированные сигналы с выходов 1 МТ подчиненных контроллеров, входящих в состав устройств, сопрягаемых по ЛШ 2, В последнем случае каждый запрос прерывания МТВ 4 или 1 МТВ 5 распадается на 8 радиальных приоритетных запросов, обрабатываемых подчиненными ПКП,В циклах 1 МТА микропроцессор может принимать вектор прерывания как от контроллера б, так и от подчиненного контроллера 7, либо подчиненных программируемых контроллеров прерываний, входящих в состав устройств, сопрягаемых микропроцессором 50 по ЛШ 2. Контроллер б выставляет код вектора прерывания непосредственно на мультиплексированную шину адреса/данных микропроцессора 50, а подчиненные ПКП - на СШ 1, Адрес подчиненного ПКП, которому предоставлено право передачи вектора прерывания микропроцессору 50, формируется контроллером б в цикле 1 МТА на адресном выходе (САЯОСАЯ 2), запоминается и передается на второй-четвертый входы ЛШ 2.При обработке прерывания, принятого как от ВПКПб, так и от ППКП 7, микропроцессор 50 выполняет два следующих друг эа другом циклаМТА(см, фиг.23), Первый цикл сопровождается установкой сигнала низкого уровняОСК на первом выходе В/ микропроцессора 50.Первый цикл не сопровождается передачей данных по мультиплексированной шине 50.9 адреса/данных микропроцессора 50, т.к. выходные ключи шинного формирователя 19, коммутирующего сигналы с адресных выходов контроллера 6, установлены в высокоимпедансное состояние сигналом единичного уровня с выхода элемента 48 И - НЕ (высокий уровень сигнала на выходе элемента 48 И - НЕ имеет место, так как сигнал на первом выходе микропроцессора ОСК имеет низкий уровень,.а сигнал на четвертом выходе контроллера 9 - высокий уровень). В начале второго цикла 1 МТА формируются условия для коммутации сигналов с адресных выходов контроллера б через формирователь 19 нэ мультиплексированную шину 5.9 адреса/данных микропроцессора 50, Сигналы с адресных выходов контроллера б содержат полезную информацию (адрес подчиненного ПКП, которому предоставлено право установки кода вектора прерываний на ЛШ 2 при соблюдении следующих условий;- запрос прерывания был принят подчиненным ПКП;- принятый ВПКП 6 от подчиненного ПКП запрос был расценен ВПКП как наиболее приоритетный,Адрес выбранного подчиненного ПКП с адресных выходов контроллера 6 транслируется на мультиплексированную шину 50,9 адреса/данных микропроцессора 50 (АОЗ - АО 1) в течение времени одновременного существования сигнала низкого уровня на выходеОСК микропроцессора 50 и сигнала высокого уровня на выходе РОЕМ контроллера 9.Адрес подчиненного ПКП фиксируется по сигналу А 1 Е с третьего выхода контроллера 9 в регистре 12 в поступает на второй - четвертый входы ЛШ 2,Подчиненный ПКП, которому программно присвоен адрес, совпадающий с установленным на второй - четвертой линиях ЛШ 2, по исполнительному сигналуМТА выставляет на двадцать первый - двадцать восьмой входы ЛШ 2 вектор прерывания,50 55 Для обеспечения трансляции вектора с ЛШ 2 на мультиплексированную шину 50.9 данных/адреса микропроцессора 50 контроллер 6, предоставляя право установки вектора прерывания контроллеру 7, устанавливает сигнал высокого уровня на своем выходе ЯРЕЙ и сохраняет высокоимпедансное состояние на информационных выходах 07 - 00,В случае, если наиболее приоритетным оказалось прерывание, принятое непосредственно контроллером 6, то во втором цикле 1 КТА контроллер 6 будет сохранять на своем выходе ЯРЕЯ сигнал низкого уровня, изолирующий мультиплексированную шину 50,9 адреса/данных микропроцессора 50 отЛШ 2, По исполнительному сигналу на пятьдесят третьем входе ЛШ 2 контроллер 6 сам выставляет вектор прерывания на мультиплексированную шину 50.9 адреса/данных микропроцессора 50, При этом информация на входах с первого по двадцатый ЛШ 2 уст- , ройством не воспринимается.Формула изобретения1. Устройство для сопряжения микро-процессора с системной шиной, содержа-щее подчиненный программируемыйконтроллер прерываний, генератор импуль-сов, регистр фиксации кода типа цикла обмена, регистр адреса, регистр адреса системной шины, приемопередатчик младшего байта системной шины, контроллер управления обменом по системной шине, коммутатор сигналов, с первого по четвер, тый элементы И, причем с первого по шест-надцатый выходы регистра адреса , системной шины соединены соответствен, но с нулевого по пятнадцатый входами сис, темной шины, выход первого элемента Исоединен с первым управляющим входом : приемопередатчика младшего байта сис темной шины, информационный выходвход которого соединен соответственно с; шестнадцатого по двадцать третий входами , системной шины, с первого по четвертый , выходы контроллера управления обменом ; по системной шине соединены соответст венно с двадцать четвертого по двадцать седьмой входами системной шины, о т л ич а ю щ е е с я тем, что, с целью расширения области применения и повышения бы, стродействия, устройство содержитсистемный генератор, блок памяти, ведущий программируемый контроллер преры, ваний, таймер, генератор пуска-останова,переключатель. блок формирования внутренней готовности, блок формирования готовности, блок формирования интерфейсных сигналов, контроллер управления об 5 10 15 20 25 30 35 40 меном по локальной шине, шинный формирователь адреса, приемопередатчик локальной шины, первый и второй двунаправленные шинные формирователи, приемопередатчик старшего байта системной шины, дешифратор адреса обмена, первую и вторую группы элементов НЕ, пятый и шестой элементы И, элемент И-НЕ, с первого по пятый элементы ИЛИ, элемент неравнозначности, с первого по девятый элементы НЕ, блок памяти коммутации, причем пятый выход котроллера управления обменом по системной шине соединен с вторым управляющим входом приемопередатчика младшего байта системной шины и первым управляющим входом приемопередатчика старшего байта системной шины, выход-вход которого соединен с шестнадцатого по двадцать третий входами системной шины, шестой выход контроллера управления обменом по системной шине соединен с первыми входами первого и второго элементов И, выход второго элемента И соединен с вторым управляющим входом приемопередатчика старшего байта по системной шине, седьмой вход контроллера управления обменом по системной шине соединен с входом синхронизации регистра адреса системной шины, с сорок пятого по пятьдесят первый выходы системной шины через элементы НЕ первой группы соединены соответственно с первого по седьмой информационными входами подчиненного программируемого контроллера прерываний, информационный выход-вход которого соединен с информационным входом-выходом первого двунаправленного шинного формирователя, с двадцать первого по двадцать восьмой выходы системной шины соединены с информационными входами регистра конфигурации, первый выход регистра конфигурации соединен с первым входом блока. формирования готовности, второй выход соединен с управляющим входом коммутатора сигналов, третий и четвертый выходы соединены с первым и вторым входами переключателя, пятый выход соединен с входом шестого элемента И, с шестого по восьмой выходы регистра конфигурации соединены соответственно с первого по третий входами таймера, с первого по третий выходы таймера соединены соответственно с входами первого, второго и третьего элементов НЕ, первый выходтаймера соединен с четвертым входом таймера и первым информационным входом коммутатора сигналов, второй выход таймера соединен с вторым информационным входом коммутатора сигналов, выход которого соединен с пятым входом таймера, третий вход5 10 15 20 25 30 35 40 45 50 55 переключателя соединен с шиной нулевого потенциала, первый выход генератора импульсов через четвертый вход переключателя соединен с сорок вторым входом системной шины, второй выход генератора импульсов соединен с шестым входом таймера, первый выход переключателя соединен с первым управляющим входом блока формирования интерфейсных сигналов, информационные выходы которого соединены соответственно с двадцать восьмого по тридцать четвертый входами системной шины, с тридцать пятого по сорок первый выходы системной шины соединены с информационными входами блока формирования интерфейсных сигналов, сорок третий выход системной шины соединен с входом генератора пуска-останова, сорок четвертый выход системной шины соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента ИЛИ, с первого по двадцатый и двадцать первый выходы регистра адреса соединены соответственно с первого по двадцатый и сорок шестой входами локальной шины. а первый, четвертый, восьмой и с пятнадцатого по двадцатый выходы соединены с соответствующими входами первого информационного входа блока памяти коммутации, с двадцать первого по тридцать шестой входы-выходы локальной шины соединены с соответствующими входами-выходами информационного входа- выхода приемопередатчика локальной шины, с первого по двадцать первый выходы-входы устройства для соединения с адресно-информационной шиной микропроцессора соединены с информационными входами регистра адреса, с первого по восьмой выходы адресно-информационной шины устройства соединены с информационным входом-выходом ведущего контроллера прерываний, с выходами шинного формирователя адреса выборки подчиненного контроллера, с информационными входами приемопередатчика младшего байта системной шины, с первого по шестнадцатый входы-выходы устройства для подключения адресно-информационной шины микропроцессора соединены с первыми выходами-входами приемопередатчика локальной шины, с выходами блока памяти, с девятого по шестнадцатый выходы соединены с информационным входом регистра адреса системной шины и приемопередатчика старшего байта системной шины, с первого по третий выходы устройства для подключения управляющего выхода микропроцессора соединены с соответствующими управляющими входами контроллера управления обменом по локальной шине, контроллера управления обменом по системной шине и информационными входами регистра фиксации кода типа обмена, выходы которого соединены с вторым информационным входом блока памяти коммутации и с тридцать седьмого по тридцать девятый входами локальной шины. первый с четвертого по восьмой, шестнадцатый, с тридцать седьмого по тридцать девятый выходы локальной шины соединены с информационным входом дешифратора адреса обмена, первый выход которого соединен с первым управляющим входом регистра конфигурации, второй выход соединен с первым входом третьего элемента ИЛИ и седьмым управляющим входом таймера, третий выход соединен с первым входом четвертого элемента ИЛИ и первым управляющим входом подчиненного программируемого контроллера прерываний, первый выход генератора пуска-останова соединен с третьим входом блока формирования готовности, пятьдесят четвертый, пятьдесят девятый, шестидесятый. шестьдесят седьмой, тридцать девятый выходы локальной шины соединены соответственно с первого по пятый входами блока формирования внутренней готовности, первый выход которого соединен с шестьдесят четвертым входом локальной шины, второй выход соединен с вторым управляющим входом блока формирования интерфейсных сигналов, шестьдесят первый выход локальной шины соединен с третьим управляющим входом блока формирования интерфейсных сигналов, с первого по третий правляющие выходы которого соединены соответственно с пятьдесят восьмым, шестьдесят вторым и шестьдесят шестым входами локальной шины, пятьдесят шестой, шестьдесят первый и шестьдесят второй выходы которой соединены соответственно с четвертого по шестой входами блока формирования готовности, первый выход которого соединен с вторым входом второго элемента ИЛИ и шестым входом блока формирования внутренней готовности, второй выход соединен с вторым управляющим входом подчиненного программируемого контроллера прерываний, сорок девятый выход, локальной шины соединен с третьим управляющим входом регистра конфигурации. пятьдесят шестой выход соединен с вторыми входами третьего и четвертого элементов ИЛИ, пятьдесят пятый выход соединен с первым управляющим входом второго двунаправленного шинного формирователя, с двадцать первого по двадцать восьмой выходы-входылокальной шины соединены с соответствующими входами-выходами второго двунаправленного шинного формирователя, выход-вход которого соединен с информационным входом-выходом таймера, выход второго элемента ИЛИ соединен с шестьде сят пятым входом локальной шины, выходтретьего элемента ИЛИ соединен с вторымуправляющим входом второго двунаправ-ленного шинного формирователя, выходчетвертого элемента ИЛИ соединен с пер вым входом пятого элемента ИЛИ, выход , которого соединен с первым управляющимвходом первого двунаправленного шинного ; формирователя, выходы-входы которого со-единены соответственно с двадцать перво-го по двадцать восьмой входами локальной , шины, восьмой, пятьдесят пятый, пятьдесятвторой, сорок седьмой выходы локальнойшины соединены соответственно с восьмо го по одиннадцатый управляющими входа-ми таймера, выходы с первого по третий , элементов НЕ соединены соответственно ссорок первого по сорок третий входами ло; кальной шины, выход шестого элемента Исоединен с третьим выходом переключате, ля и шестьдесят седьмым входом локальнойшины, управляющий выход подчиненного ; программируемого контроллера прерыва-ний соединен с шестьдесят девятым входомлокальной шины, пятьдесят третий выходлокальной шины соединен с вторым входом , пятого элемента ИЛИ и третьим управляю) щим входом подчиненного программируе-мого контроллера прерываний, с второго почетвертый выходы локальной шины соединены с входами шины каскадирования под-чиненного программируемого контроллерапрерываний, второй, сорок седьмой и пять десят второй выходы локальной шины соединены соответственно с четвертого по ; шестой управляющими входами подчиненного программируемого контроллера пре-рываний, первый выход блока памятикоммутации соединен с первым входомтретьего элемента И, с первым управляющим входом и через четвертый элемент НЕс вторым управляющим входом системного , генератора, с первым управляющим входом, контроллера управления системной шиной,и через пятый элемент НЕ соединен с шес, тьдесят первым входом локальной шины, , второй выход блока памяти коммутации соединен с семидесятым входом локальнойшины, третий выход соединен с первым управляющим входом ведущего программиру, емого контроллера п реры ва ний, четвертыйвыход соединен с первым входом четвертого и пятого элементов И и вторым входом третьего элемента И. с шестьдесят седьмым 5 10 15 20 25 30 35 40 45 50 55 входом локальной шины, пятьдесят седьмой, шестьдесят четвертый и шестьдесят пятый выходы локальной шины соединены соответственно с третьего по пятый управляющими входами системного генератора, с первого по третий выходы которого соединены с выходами устройства для соединения с управляющими входами микропроцессора, первый выход системного генератора соединен с пятьдесят девятым входом локальной шины, сороковой и шестьдесят восьмой выходы локальной шины являются выходами устройства для соединения с четвертым и пятым управляющими входами микропроцессора, вход устройства для подключения к первому управляющему выходу микропроцессора соединен с вторым входом пятого элемента И, выход устройства для подключения к шестому управляющему входы микропроцессора соединен с первым управляющим выходом ведущего программируемого контроллера прерываний, с второго по четырнадцатый выходы системной шины соединены с адресным входом блока памяти, выход третьего элемента И соединен с первым входом контроллера управления обменом по локальной шине, шина нулевого потенциала соединена с вторым входом контроллера управления обменом по локальной шины, с первого по седьмой информационные выходы которого соединены соответственно с сорок седьмого по пятьдесят третий входами локальной шины, а первый управляющий выход соединен с вторым входом контроллера обмена по системной шине и пятьдесят девятым входом локальной шины, первый управляющий выход контроллера управления обменом по локальной шине соединен с входами синхронизации регистра фиксации кода типа цикла обмена и регистра адреса и входом седьмого элемента НЕ, а второй управляющий выход соединен с первым управляющим входом приемопередатчика локальной шины и входом восьмого элемента НЕ, третий управляющий выход соединен с вторым входом четвертого элемента И и входом девятого элемента НЕ., четвертый управляющий выход соединен с первым входом элемента И - НЕ, с сорок первого по сорок пятый выходы локальной шины соединены через вторую группу элементов НЕ с соответствующими информационными входами ведущего программируемого контроллера прерываний, шестьдесят девятый выход локальной шины соединен с соответствующим информационным входом ведущего контроллера прерываний, второй, пятьдесят второй, сорок седьмой и гятьдесят третий5 10 15 20 25 30 35 40 45 50 55 выходы локальной шины соединены соответственно с второго по пятый управляющими входами ведущего программируемого контроллера прерываний, входы-.выходы шины каскадирования которого соединены с информационными входами шинного формирователя адреса выборки подчиненного контроллера, а второй управляющий выход соединен с третьим входом четвертого элемента И, выход которого соединен с вторым управляющим входом приемопередатчика локальной шины, шестьдесят третий выход локальной шины соединен с вторым входом первого элемента И - НЕ, выход которого соединен. с управляющим входом шинного формирователя адреса выборки подчиненного программируемого контроллера прерываний, выход пятого элемента И соединен с управляющим входом блока памяти, выходы седьмого, восьмого и девятого элементов НЕ соединены соответственно с шестидесятым, пятьдесят пятым и пятьдесят шестым входами локальной шины, шестьдесят второй выход локальной шины соединен с управляющим входом регистра адреса системной шины, первый выход локальной шины соединен с первым входом первого элемента И и первым входом элемента неравнозначности, сорок шестой выход локальной шины соединен с вторым входом элемента неравнозначности и вторым входом второго элемента И, выход элемента неравнозначности соединен с третьим входом второго элемента И, семидесятый выход локальной шины соединен с седьмым входом блока формирования внутренней готовности, шестьдесят третий выход локальной шины соединен с четвертым управляющим входом блока формирования интерфейсных сигналов; второй выход генератора пуска-останова соединен с вторым управляющим входом регистра конфигурации, третий выход соединен с пятьдесят седьмым входом локальной шины, шестьдесят шестой выход локальной шины соединен с третьим управляющим входом контроллера управления обменным по системной шине,2. Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок формирования внутренней готовности содержит первый и второй триггеры, первый и второй элементы НЕ, первый, второй и третий элементы И-НЕ, причем первый вход блока соединен с первым входом первого элемента И-НЕ, второй вход блока через первый элемент НЕ соединен с входами синхронизации первого и второго триггеров, третий вход блока соединен с входами сброса первого и второго триггеров, четвертый и пятый входы блока соединены с первым и вторым входами второго элемента И-НЕ, выход которого соединен с седьмым входом блока и первым входом третьего элемента И - НЕ, выход которого соединен с вторым входом первого элемента И - НЕ, шестой вход блока соединен с третьим входом первого элемента И - НЕ. выход первого триггера соединен с вторым выходом схемы, а прямой выход соединен с входом данных второго триггера, шина нулевого потенциала через второй элемент НЕ соединена с 3- и Я-входами первого триггера и Я-входами второго триггера, выход которого соединен с вторым входом третьего элемента И - НЕ, К-вход первого триггера соединен с шиной нулевого потенциала,3, Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок формирования готовности содержит коммутатор, триггер, первый и второй элементы ИЛИ - НЕ, первый и второй элементы НЕ, причем первый вход блока соединен с первым входом первого элемента ИЛИ-НЕ, второй вход блока соединен с первым входом первого элемента ИЛИ - НЕ, третий вход блока соединен с вторым входом первого элемента ИЛИ - НЕ, выход которого соединен с входом сброса триггера, четвертый, пятый и шестой входы блока соединены соответственно с первым информационным управляющим и вторыМ информационным входами коммутатора, выход которого соединен через элемент задержки с вторым входом второго элемента ИЛИ - НЕ, выход второго элемента ИЛИ - НЕ соединен с первым выходом блока и через первый элемент НЕ с входом синхронизации триггера, шина нулевого потенциала соединена с входом второго элемента НЕ, выход которого соединен с О- и Я-входами триггера, выход триггера является вторым выходом блока,4, Устройство по п,1, о т л и ч а ю щ е ес я тем, что блок формирования интерфейсных сигналов содержит первый и второй переключатели, коммутатор, элементы И, ИЛИ, ИЛИ - НЕ, НЕ, элемент задержки, с первого по седьмой информационные входы блока соединения соответственно с первого по седьмой входами первого переключателя, восьмой вход первого переключателя соединен с шиной нулевого потенциала, выходы первого переключателя соединены меду собой и с управляющим входом коммутатора, выход которого соединен через элемент НЕ с вторым выходом блока и через элемент задержки с третьим выходом блока, второй и третий входы блока соединены с первым и вторым входами элемента ИЛИ, выход которо38 37 1837299 го оединен с первым входом коммутатора и пе вым входом элемента И, выход элемента И оединен с первого по седьмой входами вт рого переключателя, с первого по седьмо выходы которого соединены соответственно с первого по седьмой информационными выходами блока, первый и четвертый входы блока соединены с первым и вторым входами элемента ИЛИ-НЕ, выход которого соединен с вторым и третьим вхо дами коммутатора. вторым входом элементаИ и соединен с первым выходом блока. Запрос прерыванияПримечание Двоичный код уровня запроса и е ывания510 15 шины; на фиг,7, 8 - функциональные схемы соответственно блока формирования сигнала внутренней готовности, блока формирования готовности и блока формирования интерфейсных сигналов; на фиг,9 - компоновка системы нэ базе заявляемого устройства.На фиг.10, 11, 12 поясняется порядок программирования таймера, На фиг,13, 14(а-,е) приведены временные диаграммы работы таймера в различных режимах; на фиг,15 - типы операций обмена данными между микропроцессором и и рограммируемыми контроллерами прерываний; на фиг.15, 17 - схема, поясняющая функционирование программируемых контроллеров прерываний в режиме опроса и в режиме автоматической ротации приоритетов; на фиг.18 - ,24 - временные диаграммы работы заявляемого устройства,На фиг,1, 2, 3 показаны системная шина 1 с вводами-выводами 1.0 - 1,51, локальная шина 2 с вводами-выводами 2.1-2,70, блок 3 формирования внутренней готовности с первого по седьмой входами 3.1 - 3.7, первым и вторым выходами 3.8, 3,9, регистр 4 конфигурации с первого по третий управляющими входами 4.1-4,3 и с первого по восьмой выходами 4,4-4.11, таймер 5, ведущий программируемый контроллер 6 прерываний(ВПКП) с первого по пятый управляющими входами 6.1-6,5, с первым и вторым выходами 6,6, 6,7, подчиненный и рограммируемый контроллер 7 прерываний (ППКП) с первого по шестой управляющими входами 7.1-7,6 и управляющим выходом 7,7, блок 8 памяти, контроллер 9 управления обменом по локальной шине (КУОЛШ) с первым 9,1 й вторым 9,2 входами, первым управляющим входом 9,3, с первого по четвертый 9,4 - 9.7 управляющими выходами, контроллер 10 управления по системной шине (КУОСШ) с первого по третий управляющими входами 10,1 - 10.3 и с первого по седьмой 10,4 - 10,10 выходами, регистр 11 фиксации кода типа цикла обмена, регистр 12 адреса с первого по двадцать первый выходами 12.1 - 12.21, регистр 13 адреса системной шины (РАСШ), приемопередатчик 14.1 младшего байта системной шины (ПМСШ), приемопередатчик 14.2 старшего байта системной шины (ПССШ). приемопередатчик 14,3 локальной шины 2, блок 15 формирования готовности с первого по шестой входами 15,1 - 15,6 и первым и вторым выходами 15,7, 15.8, блок 16 формирования интерфейсных сигналов с первого по четвертый управляющими входами 16,1 - 16.4, информационным входом 16.5, первым, вторым и третьим управляющими выходами 16,6-16,8, первый и второй 20 25 30 35 40 45 50 двунаправленные шинные формирователи 17, 18, шинный формирователь 19 адреса выборки подчиненного контроллера (ШФА), генератор 20 пуска-останова, генератор 21 импульсов, системный генератор 22, содержащий с первого по пятый входы 22.1 - 22,5, блок 23 памяти коммутации, дешифратор 24 адреса обмена, первую и вторую группы 25,1, 25,2 элементов НЕ, переключатель 26, с первого по пятый элементы ИЛИ 27 - 31, с первого по шестой элементы И 32 - 37, с первого по девятый элементы НЕ 38 - 46, элемент 47 неравнозначности, элемент И - НЕ 48, коммутатор 49 сигналов, сопрягаемый микропроцессор 50 с первого по шестой управляющими входами 50,1 - 50,6, первым и вторым управляющими выходами 50,7, 50.8, адресно-информационной шиной 50.9, управляющей шиной 50.10.Системная шина 1 (СШ) (фиг,4) содержит разряды, по которым передаются следующие сигналы в отрицательной логике;А 15 - АО - разряды адресной шины (входы-выходы 1.0 - 1.15);Д 7 - ДО - разряды шины данных (входы- выходы 1,16-1,23):ЧТН - разряд сигнала чтения из запоминающих устройств (вход-выход 1.24);ЗАП - разряд сигнала записи в запоминающее устройство (вход-выход 1,25);ПРМ - . разряд сигнала приема информации с внешнего устройства (вход-выход 1,26);ВДЧ - разряд сигнала выдачи информации на внешнее устройство (вход-выход 1,27);ЗДМ 7 - ЗДМ 1 - разряды сигналов запросов доступа с СШ (входы-выходы 1.28- 1.34);РДМ 7 - РДМ 1 - разряды сигналов разрешения доступа с СШ (входы-выходы 1.35- 1.41);ТКТ - разряд сигнала тактовой частоты в системной шине 1 (вход-выход 1,42);УСТ - разряд сигнала начальной установки генератора 20 пуска-останова 20 (вход-выход 1,43);ОТВ - разряд сигнала ответа устройства, работающего с микропроцессором (вход-выход 1.44);ЗПР 7 - ЗПР 1 - разряды сигнала запросов прерывания(входы-выходы 1.45- 1.51).Локальная шина 2 (ЛШ) (фиг,3) состоит из следующих разрядов (в положительной логике);А 19-АО - разряды адресной шины-битра 5 кс рюртрспнвта 3 иисто 0 лрйышииЮЮременц Юкуц ФслинаЫ маналидьнвг рвкшчпислолью 3 пицяСИ -Ирпсщнтяьнпгюргна фятрЯнюрп 1 опв оптаюаюяж-Айна сЬвюмРюаж 7 ц Ф-Фпийаелейжюы Умрвгк цяреаьегпханисВдырпУ ИспппнцтиныйЮрис сцгнал Вотрвйа сют Р- ЯтлрРастяпаЯрюгюж-Тра лг юггералйуюреЖывсФю гРе Ф Р,п1837299 Яфес ОсаоюнпаЯраценю йнци Мп 08 шц 50 Ь КПбО5 Ипнгсенмуарп 3 яаащегюслп 3 абеаиалЦ 23 АПИС био ыс 38 т влгрпццк Мини Янныхтйери 5 иажАююгйдякююеаанснд джщавак МЛОЗШУ 030 ца 30 НИЦХМКЛ 50- аайМЕр 51 звсрузка сцелмцка канала Н ИЛВЗШЦЦ 100 Р 3 ОННЫХЯЙ 10 ЯООМф 5иц)уки счевцоки мналц Ц Мпййию ФОЙО 10 НнЫУ МГПИ -аОомер 5йягрузеа сцетчцка канала П 7 ООМЦ 35-фф ЯЛОВИЦ ЗОИЛ 00 ЖФIХ ЛЯЗГ Еющм лэв,Уанци юютаяглаюлю Ф 1 Тсцдгр 5 -мяп 1 шцц 5 аца 3 аниихЮ 050ВЕРКОЙ лОИОЛОИУО счеЯУОкО АанОЯО 13 7 сцмгр 1 -та 0 шиц 5 ою 1 анньиЮЛБО 1 цЯгнцс ткцзанцц тедтнакаиала 23 УарцУяющи люба Ф - У,ОичныО 7 Е Х У 3 ЛГУТ Ю Режим ра гЫВI ФФ - Режыи Ю ФФ - Уяиим У 11- реяаю .У ЙфФ-Лют 4 бы РО Реислр РРжимй Утенке СзоерузкаЗ ФФ лРиал ЮФ 1 - ЮМ 7 Л1 Ф - Мжа Г11 - лю вю УРНйюХднф/С11 Налрабленое и Вод цнрпрмаицц1 -дВоочнв- есяаичный Ф" ОлР 30 цуя ЛОцРлки Оямя ф 1 ГООльло юг шиу ойдо Ф-только гаа шцц ооа 11-млО шООяlлймСЯР ШОВ АЙУЗТ 2 - ЗТО - разряды сигналов определеия типа цикла обмена (входы-выходы 2,37- ,39);1 МТВ 5 - 1 МТЙО - разряды входов запроов прерывания (входы-выходы 2.40 - 2,45);ВНЕ/ЯТ 7 (вход-выход 2.46) - разрядгнала разрешения передачи по старшей оловине канала данных 15 - 08/(сигнал соояния;АОЧЧС - разряд опережающего сигнаа записи в устройство ввода-вывода 2,47);АЧЧС - разряд опережающего сигнала аписи в память (вход-выход 2,48);1 ОЧЧС - разряд сигнала записи в устройво ввода-вывода (вход-выход 2.49);МЧЧТС - разряд сигнала записи в паять (вход-выход 2,50);МКОС - разряд сигнала считывания из амяти (вход-выход 2.51);1 ОКС - разряд сигнала считывания из усойства ввода-вывода (вход-выход 2,52);ИТА - разряд сигнала разрешения преы вания (вход-выход 2.53);ХАСК - разряд сигнала готовности к обену устройства, адресуемого по локальной ине (вход-выход 2.54);ОТ/В - разряд сигнала управления рвотой шинных формирователей(вход-выход 55);ОЕЯ - разряд сигнала перевода в высс- Т. коимпендансное состояние выходных клюей и приемопередатчиков (вход-выход ,56);ВЕЗЕТ - разряд синала установки нааального состояния микропроцессора 50 ход-выход 2.57);ОСК - разряд сигнала блокировки говности ЛШ к обмену (вход-выход 2,58); также неинтерфейсные сигналы;ТАКТ - тактовая частота микропроцесора 50 (вход-выход 2.59);СТРОБ (СТРОБ) - сигнал фиксации адеса (вход-выход 2,60);ЛОК/СИСТ, ЛОК/СИСТ - разряд сигнаа цикла обмена по ЛШ/ по СШ (вход-выход ,61);САСШ - разряд сигнала выдачи адреса а СШ; (вход-выход 2.62);БЛОК - разряд сигнала блокировкиход-выход 2.63, порождающий формироание сигнала 1 ОСК (ЛШ), во время выполения микропроцессором команды с рефиксом 1 ОСК и в первом цикле нМТА;ГЛШ - разряд сигнала готовности устойства ЛШ (вход-выход 2.64), активный ровень сигнала разрешает завершение иклов обмена данными между микропроессором и внутренними регистрами устойства, блоком 8 памяти и устройствами опряжения по ЛШ; 5 10 15 20 25 30 35 ГСШ - разряд сигнала готовности устройств СШ (вход-выход 2.65); активный уровень сигнала разрешает завершение циклов обмена данными между микропроцессором и устройствами, сопрягаемыми по СШ;СИС - разряд строба выдачи исполнительного сигнала на системную шину(вход- выход 2,66), Активный уровень сигнала разрешает выдачу исполнительного сигнала на соответствующую линию связи СШ;ОБЗУ - разряд сигнала обращения к блоку 8 памяти (вход-выход 2.67). Активный уровень сигнала формируется при обращении микропроцессора к памяти с заданным интервалом адресов и является сигналом выборки встроенного блока 8 памяти,ТЕСТ - разряд сигнала готовности устройства, опрашиваемого командой ЧЧАТ микропроцессора 50 (вход-выход 2.68);ПСШ - разряд сигнала прерывания от устройств СШ (вход-выход 2.69) (выходной сигнал подчиненного программируемого контроллера прерываний, обслуживающего запрос прерывания от устройств, сопрягаемых по СШ);ГВР - разряд сигнала готовности внутренних регистров и блока 8 памяти (вход-выход 2.70) (сигнал имеет активный уровень при обращении микропроцессора к внутренним регистрам устройства, блоку 8 памяти и в циклах 1 МТА, используется для формирования сигнала ГЛШ),Блок 3 формирования внутренней готовности (фиг,6) содержит первый и второй триггеры 51, 52, первый - третий элементы И - Н Е 53 - 55, элементы Н Е 56, 57,Блок 15 формирования готовности (фиг,7) содержит триггер 58, коммутатор 59, элементы 60, 61 ИЛИ - Н Е, элемент 62 задержки, элементы 63, 64 НЕ.Блок 16 формирования интерфейсных сигналов (фиг,8) содержит переключатели 65, 66, коммутатор 67, элемент ИЛИ 68, элемент 69 ИЛИ - НЕ, элемент И 70, элемент 71 задержки, элемент НЕ 72.Выходы регистра 13 адреса системной шины (см. фиг.1, 2, 3 соединены соответственно с нулевого по пятнадцатый входами системной шины, Выход первого элемента 32 И соединен с первым управляющим входом приемопередатчика 14.1 младшего байта системной шины, информационный выход-вход которого соединен соответственно с шестнадцатого по двадцать третий входами системной шины, С первого по четвертый выходы контроллера 10 управления обменом по системной шине соединены соответственно с двадцать четвертого по двадцать седьмой входами системной шины. Пятый выход контроллера 10 управле1837299 Района ЛТ гжциг спит СПОЛНОПЗРЛЬНФШ ВПАЛОЮ/1 ЖУ Тип веюца п 5 игна Йнняа юежду ИКЛ и дпнп ЯПМП 1абтоматоческоо ратацоо лроороееао 6ЮС.7Д 7 ДбД 3 А 4,4 ГАЗ Р ФФ18372997 У ТЯ ТЗ ТН ТЮ 7 ЪI ТИ Т 4,7 У 7 МТ Я В ЬЮЯЮ И/ЫЮ ЮЮДЙT ФИ йаЗТ .УЮ ТН ТВ ГСШ ЮгО ЛИФОМ1-ЯЮ /Яб ВНЕ 57 ГФМ И/5 ИЮ ИУЯФЮ лгйю 0 нйи.183729)ГУ ТЯ ТЛ Ги ТМ Тй Т 1Г 005ЬИ-БЮ У- ИЛЮВ , Орет инхпЮрямюй Ьи ЮхР ЮЛЮ Ю.РС ЮЮ . ЫБ- Е.й 7РЕ/ю1837299 УБОУ Составитель В Техред М,Морг Наумов тал Корректор М. Самборс акто Заказ 2866 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж. Раушская наб 4/5 роизводственно-издательский комбинат "Патент" од, ул, Гагарина, 1 йУ-И ВВЬр ЛЮ Яа.ЮХ 7.Р ВЛЮ йа ЮУ/РЮ ИЮЛЕ5 10 15 20 25 30 35 40 45 50 55 ния обменом по системной шине соединен с вторым управляющим входом приемопередатчика 14,1 младшего байта системной шины и с первым управляющим входом и риемопередатчика 14.2 старшего байта системной шины, выход-вход которого соединен с шестнадцатого по двадцать третий входами системной шины, Шестой выход контроллера 10 управления обменом по системной шине соединен с первыми входами первого и второго элементов 32, 33 И. Выход второго элемента 33 И соединен с вторым управляющим входом приемопередатчика 14.2 старшего байта системной шины, седьмой выход контроллера 10 управления обменом по системной шине соединен с входом. синхронизации регистра 13 адреса системной шины. С сорок первого по пятьдесят первый выходы системной шины через элементы НЕ первой группы 25.1 элементов НЕ соединены соответственно с первого по седьмой информационными входами подчиненного программируемого контроллера 7 прерываний, информационный выход- вход которого соединен с информационным входом-выходом первого двунаправленного шинного формирователя 17. С двадцать первого по двадцать восьмой выходы системной шины соединены с информационными входами регистра 4 конфигурации, Первый выход регистра 4 конфигурации соединен с первым входом блока 15 формирования готовности, второй выход соединен с управляющим входом коммутатора 49 сигнала, третий и четвертый выходы соединены с первым и вторым входами переключателя 26, пятый выход соединен с входом шестого элемента 37 И, с шестого по восьмой выходы соединены соответственно с первого по третий входами таймера 5. С первого по третий выходы таймера 5 соединены соответственно с входами первого, второго и третьего элементов 38-40 НЕ, первый выход таймера 5 соединен с четвертым входом таймера 5 и первым информационным входом коммутатора 49 сигналов. Второй выход таймера 5 соединен с вторым информационным входом коммутатора 49 сигналов, выход которого соединен с пятым входом таймера 5. Третий вход переключателя соединен с шиной нулевого потенциала, первый выход генератора 21 импульсов через четвертый вход переключателя 26 соединен с сорок вторым входом системной шины, второй выход генератора 21 импульсов соединен с шестым входом таймера 5, Первый выход переключателя 26 соединен с вторым входом блока 15 формирования готовности,второй выход соединен с первым управляющим входом блока 16 формирования интерфейсных сигналов, информационные выходы которого соединены соответственно с двадцать восьмого по тридцать четвертый входами системной шины, С тридцать пятого по сорок первый выходы системной шины соединены с информационными входами блока 16 формирования интерфейсных сигналов, Сорок третий выход системной шины соединен с входом генератора 20 пуска-останова, Сорок четвертый выход системной шины соединен с первым входом первого элемента 27 ИЛИ, выход которого соединен с первым входом второго элемента 28 ИЛИ, с первого по двадцатый и двадцать первый выходы регистра 12 адреса соединены соответственно с первого по двадцатый и сорок шестым входами локальной шины, а первый, четвертый, восьмой. с пятнадцатого по двадцатый выходы соединены с соответствующими входами первого информационного входа блока 23 памяти коммутации, С двадцать первого по тридцать шестой входы-выходы локальной шины 2 соединены с соответствующими входами-выходами информационного входа-выхода приемопередатчика 14.3, С первого по двадцать первый выходы-входы устройства для соединения с адресно- информационной шиной микропроцессора 50 соединены с информационными входами регистра 12 адреса. С первого по восьмой выходы адресно-информационной шины соединены с информационным входом-выходом ведущего контроллера 6 прерываний, с соответствующими выходами шинного формирователя 19 адреса выборки подчиненного контроллера 7. с информационными входами приемопередатчика 14.1 младшего байта системной шины. с первого по шестнадцатый входы-выходы устройства для подключения адресно-информационной шины микропроцессора 50 соединены с соответствующими выходами-входами приемопередатчика 14.3 локальной шины, выходами блока 8 памяти, с девятого по шестнадцатый выходы соединены с соответствующими входами информационного входа регистра 13 адреса системной шины и информационного входа-выхода приемопередатчика 14.2 старшего байта системной шины, С первого по третий выходыустройства для подключения управляющего выхода микропроцессора 50 соединены с соответствующими входами управляющего входа контроллера 9 управления обменом по локальной шине, контроллера 10 управления обменом по системной шине 1 и информационного входа регистра 11 фиксации кода типа обмена, выходы которого соединены сторым информационным входом блока 23 амяти коммутации и соединены соответтвенно с тридцать седьмого по тридцать евятый входами локальной шины 2, Перый, с четвертого по восьмой, шестнадцаый, с тридцать седьмого по тридцать евятый выходы локальной шины соединеы с информационным входом дешифратоа 24 адреса обмена, первый выход оторого соединен с первым управляющим ходом регистра 4 конфигурации, второй ыход соединен с первым входом третьего лемента 29 ИЛИ и седьмым управляющим ходом таймера 5, третий выход соединен с ервым входом четвертого элемента 30 ЛИ и первым управляющим входом подчиенного программируемого контроллера 7 рерываний,Первый выход генератора 20 пуска-осанова соединен с третьим входом блока 15 ормирования готовности,Пятьдесят четвертый, пятьдесят девяый, шестидесятый, шестьдесят седьмой, ридцать девятый выходы локальной шины оединены соответственно с первого по пяый входами блока 3 формирования внутенней готовности, первый выход которого оединен с шестьдесят четвертым входом окальной шины 2, второй выход соединенвторым управляющим входом блока 16 ормирования интерфейсных сигналов.естьдесят первый выход локальной шины оединен с третьим управляющим входом лака 16 формирования интерфейсных сигалов, с первого по третий управляющие ыходы которого соединены соответствено с пятьдесят восьмым, шеСтьдесят вторымшестьдесят шестым входами локальной шины 2, пятьдесят шестой, шестьдесят перый и шестьдесят второй выходы которой оединены соответственно с четвертого поестой входами блока 15 формирования гоовности, Первый выход блока 15 соединен вторым входом второго элемента 28 ИЛИшестым входом блока 3 формирования нутренней готовности, второй выход соеинен с вторым управляющим входом подинен ного программируемого контроллера прерываний. Сорок девятый выход локальой шины 2 соединен с третьим управляюим входом регистра 4 конфигурации, ятьдесят шестой выход соединен с вторы- и входами третьего и четвертого элеменов 29, 30 ИЛИ, пятьдесят пятый выход оединен с первым управляющим входом второго двунаправленного шинного формирователя 18, С двадцать первого по двадцать восьмой входы-выходы локальнойшины 2 соединены с соответствующими входами-выходами второго двунаправлен 5 10 15 20 25 30 35 ного шинного формирователя 18, выход- вход которого соединен с информационным входом-выходом таймера 5, Выход второго элемента 28 ИЛИ соединен с шестьдесят пятым входом локальной шины, Выход третьего элемента 29 ИЛИ соединен с вторым управляющим входом второго двунаправленного шинного формирователя 18. Выход четвертого элемента 30 ИЛИ соединен с первым входом пятого элемента 31 ИЛИ, выход которого соединен с первым управляющим входом первого двунаправленного шинного формирователя 17, выходы-входы которого соединены соответственно с двадцать первого по двадцать восьмой входами локальной шины, восьмой, пятьдесят пятый, пятьдесят второй, сорок седьмой выходы локальной шины 2 соединены соответственно с восьмого по одиннадцатый управляющими входами таймера 5, Выходы первого, второго и третьего элементов 38 - 40 НЕ соединены соответственно с сорок первым, сорок вторым и сорок третьим входами локальной шины 2.Выход шестого элемента 37 И соединен с третьим выходом переключателя 26 и шестьдесят седьмым входом локальнойшины, Управляющий выход подчиненного программируемого контроллера 7 соединен с шестьдесят девятым входом локальной шины 2. Пятьдесят третий выходлокальной шины 2 соединен с вторым входом пятого элемента 31 ИЛИ и третьим управляющим входом подчиненного программируемого контроллера 7, с второго по четвертый выходы локальной шины соединены с входами шины каскадирования подчиненного программируемого контроллера 7, Второй. сорок седьмой и пятьдесят второй выходы локальной шины 2 соединены соответственно с четвертого по шестой управляющими входами подчиненного программируемого контроллера 7 прерываний.Первый выход блока 23 пямяти коммутации соединен с первым входом третьего элемента 34 И, с первым управляющим входом и - через четвертый элемент 41 НЕ - с вторым управляющим входом системного генератора 22, с первым управляющим входом контроллера 10 управления системной шиной и - через пятый элемент 42 НЕ - соединен с шестьдесят первым входом локальной шины 2. Второй выход блока 23 памяти коммутации соединен с семидесятым входом локальной шины 2, Третий выход соединен с первым управляющим входом ведущего программируемогс контроллера 6 прерываний, четвертый выход соединен с первыми входами четвертого и пятого элемента 35. 36 И и вторым входомтретьего элемента 34 И, с шестьдесят седьмым входом локальной шины, Пятьдесят седьмой, шестьдесят четвертый и шестьдесят пятый выходы локальной шины 2 соединены соответственно с третьим, четвертым и пятым управляющими входами системного генератора 22, первый, второй и третий выходы которого соединены с первым, вторым и третьим управляющими входами микропроцессора 50. Первый выход системного генератора 22 соединен с пятьдесят девятым входом локальной шины, Сороковой и шестьдесят восьмой выходы локальной шины соединены с четвертым и пятым управляющими входами микропроцессора 50, Первый управляющий выход микропроцессора 50 соединен через шестой элемент 43 НЕ с шестьдесят третьим входом локальной шины, второй управляющий выход соединен с вторым входом пятого элемента 36 И, шестой управляющий вход соединен с первым управляющим выходом ведущего программируемого контроллера 6 прерываний,С второго по четырнадцатый выходы системной шины 1 соединены с соответствующими входами адресного входа блока 8 памяти..Выход третьего элемента 34 И соединен с первым входом контроллера 9 управления обменом по локальной шине. Шина нулевого потенциала соединена с вторым входом контроллера 9. С первого по седьмой информационные выходы контроллера 9 соединены соответственно с 47 - 53 входами. локальной шины. Первый управляющий вход контроллера 9 соединен с вторым входом контроллера 10 обмена по системной шине и пятьдесят девятым входом локальной шины 2, первый управляющий выход соединен с входами синхронизации регистра 11 фиксации кода типа цикла обмена, регистра 12 адреса и входом седьмого элемента 44 НЕ, а второй управляющий выход - с первым управляющим входом приемопередатчика 14.3 локальной шины и входом восьмого элемента 45 НЕ, третий управляющий выход соединен с вторым входом четвертого элемента 35 И и входом девятого элемента 46 НЕ, четвертый управляющий выход соединен с первым входом элемента 48 И - НЕ. С сорок первого по сорок пятый выходы локальной шины соединены через вторую группу элементов 25.2 НЕ с первого по третий, пятым и шестым входами информационного входа ведущего контроллера 6 прерываний, Шестьдесят девятый выход локальной шины соединен с четвертым входом информационного входа ведущего контроллера 6 прерываний. Второй, пятьде 5 10 15 20 25 30 35 40 45 50 сят второй, сорок седьмой и пятьдесят третий выходы локальной шины соединены соответственно с второго по пятый управляющими входами ведущего программируемого контроллера 6 прерываний, входы-выходы шины каскадирования которого соединены С входами информационного входа шинного формирователя 19 адреса выборки подчиненного контроллера, а второй управляющий выход соединен с третьим входом четвертого элемента 35 И, выход которого соединен с вторым управляющим входом приемопередатчика 14.3 локальной шины, шестьдесят третий выход локальной шины соединен с вторым входом элемента 48 И - НЕ, выход которого соединен с управляющим входом шинного формирователя 19 адреса выборки подчиненного контроллера. Выход пятого элемента 36 И соединен с управляющим входом блока 8 памяти, Выходы с седьмого по девятый элементов 44, 45, 46 НЕ соединены соответственно с шестидесятым, пятьдесят пятым и пятьдесят шестым входами локальной шины, Шестьдесят второй выход локальной шины соединен с управляющим входом регистра 13 адреса системной шины, Первый выход локальной шины соединен с первым входом первого элемента 32 И и первым входом элемента неравнозначности 47. Сорок шестой выход локальной шины соединен с вторым входом элемента неравнозначности и вторым входом второго элемента 33 И. Выход элемента 47 соединен с третьим входом второго элемента 33 И, семидесятый выход локальной шины соединен с седьмым входом блока 3 формирования внутренней готовности. Шестьдесят третий выход локальной шины соединен с четвертым управляющим входом блока 16 формирования интерфейсных сигналов, Второй выход генератора 20 пус. ка-останова соединен с вторым управляющим входом регистра 4 конфигурации, третий выход соединен с пятьдесят седьмым входом локальной шины 2, Шестьдесят шестой выход локальной шины соединен с третьим управляющим входом контроллера 10 управления обменом по системной шине 1,Блок 3 формирования внутренней готовности (фиг.б) слумут для формирования на первом выходе 3,8 сигнала готовности устройств локальной шины (ГЛ Ш), Активный уровень этого сигнала разрешает завершение циклов обмена данными между микропроцессором 50, внутренними регистрами устройства, блоком 8 памяти (сопрягаемыми по ЛШ). подключаемыми по ЛШ устройствами, а также окончание циклов 3 МТА.В начале каждого цикла обмена по сигналу СТРОБ, поступающему на третий вход.3 блока 3, триггеры 51, 52 устанавливаются в ноль. По переднему фронту сигнала на тором входе блока 3 (сигналу ТАКТ) в такте 5 2 триггер 51 устанавливается в единичное остояние. Сигнал с выхода триггера 51 потупает на О-вход триггера 52, Триггер 52 станавливается в единичное состояние заним фронтом сигнала ТАКТ в начале такта 10При наличии сигнала высокого уровня ГВР) нэ входе 3,7 элеь:ента 53 И-НЕ сигнал выхода триггера 52 через элемент 55 И-Н Е элемент 53 И-НЕ поступит на шестьдесят 15 етвертый вход ЛШ, формируя тем самым игнал ГЛШ. Если обращение к блоку 8 паяти заблокировано, то формирование сигала ГВР на седьмом входе 3.7 схемы 3 в иклах обращения к памяти не происходит 20 сигнал ГЛШ не формируется.Формирование блоком 3 сигнала ГЛШ ри обращении к блоку 8 памяти, портам вода-вывода и в циклах ИТА в начале такта 3 цикла обмена гарантирует выполнение 25 еречисленных циклов обмена на пять таков синхросигнала ТАКТ (один так ТИ/),Временные диаграммы формирования отовности на третьем входе (входе ЙЕАОУ)икропроцессора 50 в рассмотренных слу аях приведены на фиг,15 а,Регистр 4 конфигурации предназначен ля программного управления таймеоом 5, ыбором режима синхронизации таймера 5, броса триггера 58 прерывания по превы ению времени связи схемы 3, включения и локировки схемы 15 готовности по превыению времени связи, временной установи и сброса монопольного режима при аботе устройства по СШ с альтернативным 40 адатчиком, блокировки и подключения лока 8 памяти. Последние три функции дубируются элементами ручной регулировки ( помощью переключателя 26), Регистр 4 оступен для записи как устройство вывода 45 адресом 8 Н, Обмен данными с регистом осуществляется по восьми младшим азрядам данных микропроцессора 50 егистр 4 может быть реализован на регис рах К 589 ИР 12, Формат байта данных при 50 обмене данными регистра 4 с микропроцесс ром 50 приведен на фиг,8. При включении питания регистр 4 автоматически обнуляется.С первого по третий управляющие 55 воды 4,1 - 4,3 регистра 4 являются соответственно входами СЯ 1, В, СЯ 2, информационные входы являются О-входами, На первом-восьмом выходах 4;4 - 4,11 регистра 4 формируются следующие сигналы; СТП - сброс триггера прерывания;КАСК - каскадное включение счетчиков в таймере 5;БГПВС - блокировка формирования готовности по превышению времени связи;МОНОП - монопольное использование микропроцессором 50 сисемной шины 1,БВЗУ - блокировка работы блока 8 памяти;УПРО - УПР 2 - сигналы управления работой тэгимера 5,Таймер 5 обеспечивает независимый отсчет временных интервалов параллельно выполнению аоифметической и логической обработки информации микропроцессором 50, В качестве таймера может быть ,использована микросхема КР 580 ВИ 53, управление работой таймера 5, э также выбор режима синхронизации(параллельная робота второго и третьего каналов или их каскадное включение) осуществляется с выходов 4.9 - 4.11 регистра 4 конфигурации.С первого по третий управляющие входы таймера 5 - соответственно входы ЯТОЯТ 2, гс четвертого по шестой управляющие входы - соответственно входы ЯУИ 1, ЯУИ 2, ЯУМО, с седьмого по одиннадцатый входы - соответственно входы СЯ, ВО, Вlй, АО, А 1, С первого по третий управляющие выходы таймера соответствуют выходам СРО - СВ 2 микросхемы.На фиг,11, 12, 13 приведен формат управляютего слова таймера 5, порядок его програм 4 ирования и временные диаграммы. работы во всех режимах работы. По выходным сигналам счетчиков каналов таймера формируются запросы прерывания на соответствующих линиях связи ЛШ. При параллельной работе второго и третьего каналов тактовая частота подается на их входы с выхода первого канала, При каскадном включении тактовая частота подается на вход второго счетчика с выхода первого, а на вход третье,о счетчика - с выхода второРежим работы каналов таймера 5 программируется с помощью простых операций ввода-вывода (фиг,11). Каждый из трех каналов таймера программируется отдельно путем записи в регистр режима управляющего слова и,запрограммированного количества байтов, Режим работы каждого канала таймера 5 определяется содержимым регистра режима, После записи управляющего слова в регистр режима выбранного канала он переводится в один из шести режимов работы;- режим(преоывание терминального счета);1837299 15 16 5 10 15 20 25 30 40 45 50 55- режим 1 (ждущий мультивибратор); - режим 2 (генератор частоты импульсный);- режим 3 (генератор меандра);- режим 4(одиночный программно-формируемый строб);- режим 5 (одиночный аппаратно-формируемый строб).Ведущий программируемый контроллер 6 прерываний (ВПКП) может быть реализован на микросхеме КР 1810 ВН 59 А и служит для обработки прерываний КТВ 1 - МТВ 5 от устройств, сопряженных по ЛШ, и запроса, формируемого подчиненным программируемым контроллером 7 (сигнала ПСШ). Подчиненный программируемый контроллер 7 прерываний предназначен, для обработки запросов прерываний ЗПР 7- ЗПР 1 от устройств, сопрягаемых по СШ, и прерывания от схемы 15 формирования готовности по превышению времени связи. Первый - пятый управляющие входы 6,1-6.5 контроллера 6 являются соответственно входами СЯ, АО, ВО, ЯЯ, 1 КТА. С выходов группы 25,2 элементов НЕ сигналы поступают соответственно на входы ЯО - 1 В 2, 1 Я 4 и 1 Я 5. На вход 1 ЯЗ поступает сигнал ПСШ (прерывание от устройств системной шины, Первым и вторым выходами 6.6 и 6.7 являются соответственно выходы 1 ЙТ и ЯР/Ей Входами-выходами шины каскадированияявляются входы-выходы САЯ 2-САЯО, входами-выходами данных являются входы-выходы ОО - 07,Соответственно в контроллере: 7 с пер ваго по шестой управляющими входами являются соответственно входы СЯ, ЯО, 1 НТА,АО, МIЯ, ЯО, первым выходом - выход 1 ЙТ,входами-выходами шины каскадирования являются входы-выходы САЯ 2-САЯО, информационными входами являются входы 1 В 1 - 1 Й 7, информационными входами-выходами являются входы-выходы ОО - 07, управляющим выходом 7.7 является выход ИТ,Приоритеты запросов прерывания задаются при программной настройке контроллеров 6, 7. Контроллеры на основе микросхем КР 1810 ВН 59 могут функционировать в реальном масштабе времени. Контроллер 6 (7) способен управлять восемью уровнями запросов прерывания, За счет применения дополнительно других микросхем КР 1810 ВН 59 А в каскадном включении возможно расширение числа обрабатываемых запросов до 64 уровней.Контроллеры программируются с помощью системного программного обеспечения как внешние устройства ввода- вывода, Выбор приоритетных режимов может осуществляться программистом и поэтому характер обработки соответствующих запросов контроллерами 6, 7 может быть спланирован таким образом, что будет удовлетворять системным требованиям программиста, Приоритетные режимы могут динамически изменяться или перестраиваться в любой момент времени выполнения основной программы, Следовательно, полная структура прерываний может быть задана нужным образом с учетом всех внешних устройств системы.Блок 8 памяти предназначен для хранения команд программного обеспечения заявляемого устройства.Контроллер 9 управления обменом по локальной шине предназначен для формирования управляющих сигналов, организующих обмен информацией между микропроцессором 50 и абонентами на ЛШЛ. Он может быть реализован на микросхеме КР 1810 В Г 88, При этом первый и второй входы 9,1, 9,2 являются соответственно входами СЕВ, АЕК, информационный вход-выход - Я 2-ЯО.Первый управляющий вход 9.3 контроллера 9 - вход С С. Первая группа выходов включает информационные выходы соответственно А 1 ОИ/С, АМВ/С, ООС, МОIТС, МЯОС, 1 ОЯС, 1 МТА. С первого по четвертый выходы 9.4 - 9,7 контроллера 9 - соответственно выходы А Е, ОТ/В, ОЕИ, РОЕМ.Контроллер 10 управления обменом по системной шине 1 предназначен для управления обменом между микропроцессором 50 и абонентами, сопрягаемыми по системной шине 1. Он может быть реализован на микросхеме КР 181 ОВГ 88. С первого по третий входы 10,1-10.3 контроллера 10 являются соответственно входами СЕВ, С С, АЕМ, с первого по седьмой выходы 10.4 - 10.10 являются соответственно выходами сигналов МВОС (ЧТН), МЮТС (ЗАП), 1 ОВС (ПРМ), 10 ЩС (ВДЧ), ОТ/Я, ОЕИ, А Е,В регистре 11 выставляется код типа цикла обмена перед обменом информации по ЛШ,Регистр 12 предназначен для хранения адреса, выставляемого устройством на локальную шину 2; С первого по двадцать первый разряды регистрмаписываются сигналы с выходов 50.9,1 - 50,9,21 микропроцессора 50 сигналы - АОО - АО 15, А 16/ЯТ 7 - В Н Е/ЯТЗ),Регистр 13 предназначен для хранения адреса, выставляемого устройством на системную шину. Первым входом регистра является вход ОЕ, а вторым - вход синхронизации,