Микропроцессор
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 894715
Авторы: Меркулов, Покровский, Садовникова
Текст
и 894715 Союз СоветсиииСоциалистичесиикРеспубиии ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(2 В) Приоритет(5 )М, Кл. С 06 Е 5/06 ооудоротвкииый комитет СССР ио авион изобретений и открытиЯ(088.8) Дата опубликования описания 30.1281А.И. Садовникова, В,А. Меркулов и В.М(54) МИКРОПРОЦЕССОР ектом 2 ,Изобретение относится к вычислительной технике, в частности к микропроцессорам, осуществляющим обработку цифровой информации.Известен 8-битный микропроцессор, включающий шесть 8-разрядных регистров данных, 8-разрядный аккумулятор регистр состояния, 8-разрядное арифметико-логическое устройство, 14-разрядный счетчик команд и стек, состоящий из семи 14-разрядных регистров Г 1 3Недостатком известного устройства является отсутствие адресной магистрали, которая непосредственно позволяет адресоваться к ячейкам памяти.Наиболее близким к предлагаемому является 8-битный микропроцессор, содержащий арифметико-логическое устройство, соединенное управляю 20 щими шинами с регистром состояния, со схемой синхронизации, а магистралью данных -с накопительным регистром и регистрами общего пользования,счетчиком команд, со стеком, обеспечивающим ветвление программы, срегистром адреса, соединенным по выходам с внешней адресной магистралью,с регистром команд, соединенным повыходам дешифраторов команд, выходыкоторого соединены со схемой синхронизации и с магистралью данных,соединенной по входам с буфером данных, выходы которого соединены с управляемым объектом, причем схемасинхронизации соединена с регистромкоманд, с дешифратором команд, сбуфером данных, со стеком, с аккумулятором и регистрами общего пользования, схема синхронизации по выходам соединена с управляемым объНедостатком известного устройства является необходимость передачи в регистр адреса двух байтов адреса при обращении к памяти большей,9471520 33 40 4 19 8 ций элемент 136 в "1", определяя режим чтения.После приема младшего байта адреса блок асинхронного приема-передачи формирует сигнал "Адрес принят" 123,по которому в блоке синхронизации возбуждается логический элемент И 124, устанавливая по цепи элемент ИЛИ 130, элемент НЕ 138, элемент : 137 задержки, И 139 в "1", запоминающий элемент 142, формирующий по цепи элемент задержки 147, элемент И 145 сигнал "Выборка".В блоке 7 асинхронного приема-передачи через 400 нс относительно сигна-, ла "Выборка" по цепи элемент 89 задержки, элемент И 93, элемент НЕ100; элемент 98 задержки, элемент И 97 устанавливается в "1" запоминающий элемент 103, формирующий сиг нал "Информация выдана" 111, по которому считанная из памяти команда принимается на регистр команд УП 9.По приему команды УП 9 Формирует ответный сигнал "Информация принята".П р и м е р 1. Рассмотрим алгоритм выполнения записи в блокнотную память или во внешние регисты.На фиг. 5 и 6 изображены .временные диаграммы выполнения команды.Команда "Запись" в блокнотную память или во внешние регистры двухбайтовая, В первом байте хранитсякоманда, во втором - адрес ячейки блокнотной памяти или внешнего регистра. У известного устройства команда подобного типа 3-х байтовая, так как адрес ячейки или внешнего регистра задается 16 разрядами.Выполнение команды делится на 3 этапа: Формирование адреса ячейки операнда; запись содержимого регистра в блокнотную память; формирование адреса следующей команды.При обращении к области блокнотного типа или к области регистров периферийных устройств в коде команды задается признак области. В коде команды задается признакобласти внешних регистров, поэтому при обращении к блокнотной памяти запоминающий элемент 47 остается в состоянии "0".Команда состоит из четырех микрокоманд, по которым выполняются следующие действия. 5 0 1 20 23 30 Содержимое счетчика команды увеличивается на "1" и выдается в адресную магистраль. Содержимое следующей за командой ячейки принимается по магистрали данных в АУ 1 на накопительный регистр, затем передается в адресную магистраль. Содержимое регистра передается в магистраль данных и Формируется признак обращения к области блокнотной памяти или внешнего регистра. Содержимое счетчика команд увеличивается на "1" и передается в адресную магистраль.В результате выполнения 1-ой микрокоманды содержимое счетчика 15 команд в АУ 1 увеличивается на "1" и передается .в адресную магистраль 26 с сигналом квитирования "Выдан адрес" )ВА), По сигналу ВА (54) блок 6 управления адресацией обеспечивает прием младшего байта (схема логического элемента И 52) адреса на регистр адреса, обеспечив прием адреса, блок 7 асинхронного приема-передачи формирует сигнал "Принят адрес" )ПА) элемент 87 .задержки по цепи элемент 80, элемент И 82, элемент задержки 85, магистральный переключающий элемент 86. После выполнения акта обмена по адресной ,магистрали, АУ выдает сигнал "Исполнено 8, по которому выбирается из УП 9 следующая микрокоманда. По сигналу ПА блок синхронизации обеспечивает Формирование сигнала "Выборка памяти" 149 по цепи элемент И 151, запоминающий элемент 128, элемент 122 задержки, элемент И 124, элемент ИЛИ 130, элемент НЕ 138, элемент 137 задержки, элемент И 139, запоминающий элемент 142, элемент 147 задержки, элемент И 145 для считывания операнда, а блок асинхронного приема-передачи по цепи элемент 89 задержки, элемент И 93, элемент И 95, элемент 98 задержки, элемент НЕ 100, элемент И 97, запоминающий элемент 103, магистральный переключающий элемент 107 формирование сигнала "Выданы данные" 111. По второй микрокоманде АУ 1 при.нимает операнд по магистрали 17 данных, формируя сигнал "Приняты данные", и,перадает его в адресную магистраль 26 с сигналом квитирования ВР 81, прием адреса выполняет аналогично вышеописанному.21 89415 22того, что при выполнении команды, вкоторой присутствует признак областивнешних регистров, в блоке 6 управле-,ния адресацией устанавливается в "1"й запоминающий элемент 47 по сигналу"Команда выдана" 73,сформированномув блоке 5 синхронизации с помощьюлогического элемента И 57 при совпадении следующих условий: отсут 10 ствие сигнала "Выборка Бл" 163;отсутствие сигнала "Выборка ПУн 160;наличие признака "Конец команды" 21;отсутствие сигнала "Останов" 164; наличие сигнала "Выданы данные" 166 и15 при наличии на магистрали 17 данныхкоманды с признаком,В случае команды записи во внешний регистр по 4 микрокоманде возбуждается логический элемент И 70 иЗо формируется сигнал "Выборка внешнегорегистра" 76.П р и м е р 2. Рассмотрим алгоритм выполнения считывания из областиданных.25 Прежде чем начать обмен данныминеобходимо предварительно загрузитьсчетчик 27 .адреса.Загрузка сцетчика выполняется командой, по которой содержимое регизв стра 3 передается в адресную магистраль. При этом по сигналу 44 с дешиФратора 16 команд устанавливаетсяв п 1" запоминающий элемент 43 и посигналу ВА 54 из АУ 1 возбуждается логический элемент И 49 старший байтадреса записывается на счетчик адреса27.Благодаря тому, что обмен данными производится массивом и старшая4 часть адреса области данных хранитсяна счетчике адреса, при выборке ячей"ки памяти достаточно будет передавать.только младщий байт адреса. По третьей микрокоманде содержание .регистра передается на накопительный регистр, а затем в магистраль 17 данных. Дешифратор 16 микрокоманд дешифрирует микрокоманду и устанавливает запоминающий элемент 135 в блоке 5 синхронизации (режим записи) и запоминающий элемент 46, являющийся признаком области блокйотной памяти или области внешних регистров, в блоке управления адресацией в состояние "1". По сигналу ВД, который формируется после выполнения третьей . микрокоманды, блок синхронизации вырабатывает сигнал "Обращения к памяти" 144, по которому в блоке 6 управления адресацией формируется сигнал "Выборка блокнота" 78 с помощью логического элемента И 71, и информация, поступающая из ЯУ, записывается в ячейку, адрес которой . находится на регистре адреса. После записи информации в ячейку памяти . блок асинхронного приема-передачи по цепи элемент И.90 запоминающий элемент 110, элемент 118 задержки, элемент ИЛИ 117, магистральный переключающий элемент 104 вырабатывает ответный сигнал "Приняты данные", АУ 1 выдает сигнал "Исполнено" 8 и УП 9 переходит к формированию следующей микрокоманды, ло которой содержимое счетчика команд (Р 7) увеличивается на 1 и передается в адресную магистраль, формируя адрес следующей команды и единичное значение конца команды.Аналогичная команда у известного устройства выполняется следующим образом.Содержимое счетчика команд увеличивается на 1 и 6 старших разрядов и передается на регистр адреса. 8 младших разрядов передаются на регистр адреса. Содержимое следующей за командой ячейки принимается на регистр Н. Содержимое счетчика команд увеличивается на 1 и 6 старших разрядов и передается на регистр адреса. 8 младших разрядов передаются на регистр адреса. Содержимое следующей ячейки принимается на регистр. Содержимое регистра Н передается на регистр адреса. Считывается содержимое яцейки памяти. Содержимое счетчика команд увеличивается на "1".Выполнение записи информации во внешний регистр происходит аналогично вышеописанному за исключением Команда считывания из области 43 данных состоит из трех микрокоманд,по которым выполняются следующиедействия.Содержимое регистра Р 4 (региструказатель младшего байта адреса) уве личивается на "1" и передается в адресную магистраль 26. Содержимоеячейки принимается на накопительныйрегистр 13, а затем передается нарегистр (РО-Р 2). Содержимое счетчика И команд увеличивается на "1" и передается в адресную магистраль.В результате выполнения первойиикрокоманды содержимое регистра-ука23 89171зателя младшего байта адреса АУ 1 увеличивается на "1" и передается в адресную магистраль 26 с сигналом витирования "Выдан адрес" (ВА). Остальные действия аналогичны действиям,выполняемым по первой микрокоманде вкоманде "Запись" информации в блокнотную память.По второй микрокоманде АУ 1 принимает операнд по магистрали 17 данных,формируя сигнал "Приняты данные" изаписывает его в регистр.По третьей микрокоманде содержимое счетчика 15 команд увеличиваетсяна "1" и передается в адресную магистраль 26, формируя адрес следующей. команды и единичное значение кон-ца команды.Если в момент изменения состояния, указателя данных в АУ 1 возникает импульс переполнения 62, свидетельствующий о переходе в следующую страницупамяти, то возбуждается логический, элемент И 50, увеличивая счетчикадреса на "1",2Таким образом, введение дополнительной схемы управления адресациейпри последовательном выполнении операций над последовательным массивомданных в 8-разрядной структуре процессора позволяет исключить необходимость передачи двух байтов адресапри обращении к областям памятиемкостью до 6 Ф ячеек. Это сокращаетвремя выполнения операций типа регистр-регистр на цикл передачи старше- Я. ЯЯго байта адреса команды, т.е. пример.но на 20, при выполнении операцийрегистр-память на цикл передачистаршего байта адреса команды и циклпередачи старшего байта адреса ффоперанда, т.е. на 253. При выпол"нении 2-байтовых команд, над2-байтовыми операндами время выполнения сокращается на 303. Такимобразом, быстродействие системы 4 Яувеличивается по сравнению с известной в среднем на 253,Кроме того, для прямой адресацииоперанда при использовании прототипа необходимо иметь два байта адре- щса в формате команды. В 8-байтномпроцессоре эта необходимость исключается, что обеспечивает экономиюпамяти примерно на 30ЯЯ Формула изобретения 1. Микропроцессор, содержащий арифметико-логический блок, регистр5 21состояния, блок синхронизации, блок управляющей памяти, блок регистров, дешифратор микрокоманд, регистр адреса, причем первый управляющий входвыход арифметико-логического блокасоединен с управляющим входом-выходом регистра состояния, информационный вход которого соединен с информационным входом арифметико-логического блока, второй управляющий входвыход которого соединен с первымуправляющим входом-выходом блокауправляющей памяти, выход которогосоединен со входом арифметико-логического блока, третий управляющийвход-выход .которого соединен с первым входом - выходом блока синхронизации, второй вход-выход которого соединен со вторым управляющим входомвыходом блока управляющей памяти,первый информационный вход-выход которого является входом-выходом микропроцессора, информационный входвыход арифметико-логического блокасоединен с первым информационнымвходом-выходом блока управляющейпамяти, второй информационный входвыход которого соединен с информационным входом-выходом регистра состояния, второй вход блока синхронизации соединен с первым выходом дешифратора микрокоманд, вход которогосоединен с выходом блока управляющейпамяти, вход-выход блока регистровсоединен с информационным входом-выходом арифметико-логического блока,первый и второй выходы блока регистров соединены со входом регистра адреса, выход которого является первымадресным выходом микропроцессора,вход блока регистров соединен с выходом блока управляющей памяти,о т л и ч а ю щ и й с я тем, что,с целью повышения быстродействия, внего введены блок управления адресацией, блок асинхронного приема-передачи, блок начальной установки, блокблокнотной памяти, блок пуска, счетчик адреса, счетчик команд и адресныймультиплексор, причем первый выходблока управления адресацией соединенс управляющим входом блока блокнотной памяти, адресный вход которогосоединен с выходом регистра адреса,управляющий вход которого соединенсо вторым выходом блока управления адресацией, третий выход которого соединен с управляющим входом счетчика адреса, информационный вход которогосоединен со вторым выходом блока ре- ,со вторым входом третьего запоминаюгистров, четвертый выход блока управ- щего элемента перв " ыа, первый выход второголения адресацией является управляю- запоминающего элемента соединен сощим выходом микропроцессора, пятый . вторым входом четвертого элемента И,выход блока управления адресацией сое-выход которого соединен с управляюдинен с первым входом-выходом блока етчика команд, второисинхронизации, третий вход-выхо коР д ыход ко- выход второго запоминающего элементаторого сое инен с вхо ом-вых соединен с третьим входом третьегоблока асинхронного приема-передачи элемент Иэлемента , выход которого соединенвыход которого соединен с пятым выхо с выходом синхрониза их дом синхронизации и первымдом блока управления адресацией, пер- управляющим выхсдом блока, выходвый вход которого соединен с выходом первого элемента И соединен со втоблока синхронизации, первый вход ко- рым управляющим выходом блока втоторого соединен с первым входом бло- рой вход второго элемента И соединенка пуска, второй выход которого сое% с первым входом пятого элемента И идинен со входом блока начальной уста- с пятым входом блока второй вхновкии, выход которого соединен с ус- того элемента И соединен с первымтановочными входами блока управляю- выходом второго запоминающего элещей памяти, арифметико-логического мента, выход второго элемента И соеблока, блока синхронизации и блока , ур динен с первым счетным выходом блока,управления адресацией, второй вход выход пятого элемента И соединен сокоторого соединен с выходом дешиФра- вторым счетным выходом блока счет 1тора микрокоманд, вход-выход блока ные входы первого, второго и третьегоблокнотной памяти соединен со входом- запоминающих элементов соединенывыходом блока регистров, выход счет- уз соответственно с первым, вторым ичика адреса соединен с первым входом третьим счетными входами блока перадресного мультиплексора, выход кото- вый вход шестого элемента И соединенрого является вторым адресным выхо- со счетным входом третьего запомидом микропроцессора, инФормационный нающего элемента, выход котороговход счетчика адреса соединен со вто- ЗВ соединен со вторым входом шестогорым выходом блока регистров, управля- элемента И, выход которого соединенющий вход счетчика команд соединен со счетным входом четвертого запоми-.с третьим выходом блока управления нающего элемента первый вход седьмУадресациеи, выход счетчика команд мого элемента И соединен вмента соединен с выходомсоединен со входом адресного мульти 33 третьего запоминающего элео запоминающего элемента иплексора. первым входом восьмого элемента И,2. Микропроцессор по п.1, о т л и-второй вход седьмого элемента Имч. а ю щ и и с я тем, что блок уп- соединен с шестым входом блока и соравления адресацией содержит первый, вторым входом восьмого элемента И,второй, третий и четвертый запоми"ф 4 О выход седьмого элемента И соединеннающие элементы, первый, второй,с первым и вторым адресными выходатретий, четвертый, пятый, шестой, ми блока, выход восьмого элемента Иседьмой, восьмой и девятый элемен- соединен с третьим адресным выходомты И, причем первые входы первого блока, первый вход двлтого элементавторого и третьего запоминающих И соединен с адресным входом блока,элементов соединены соответственно45а второй вход - с седьмым входом блос первым, вторым и третьим входами ка, выход девятого элемента И соедиблока, вторые входы первого, второ- нен с первым входом четвертого запого и третьего запоминающих элемен- минающего элемента, второй вход кототов соединены со входом начальной рого соединен со вторым входом треть"установки блока, первый выход пер- Ж его запоминающего элемента, первыйвого запоминающего элемента соеди- и второй выходы четвертого запоминаюнен соответственно с первыми входа- щего элемента соединены соответственми первого и второго элементов И, но с третьими входами восьмого и седьвторой вход первого элемента И сое- мого элементов И,динен с первыми входами третьего .И 3 Микропроцессор по п,1, о ти четвертого элементов И и с четвер- л и ч а ю щ и й с я тем, что блоктым входом блока, второй выход пер- асинхронного приема-передачи содержитвого запоминающего элемента соединен первый и второй запоминающие элемен89 ч 71 27ты, первый, второй, третий, четвер- тый, пятый и шестой элементы И, первый, второй, третий, четвертый и пятый элементы задержки, первый, второй и третий магистральные переключающие элементы, элемент НЕ и элемент ИЛИ, причем вход первого элемента задержки соединен с первым входом блока, а выход - с первым входом первого элемента И, второй вход которого сое- о динен со входом первого элемента за держки, выход первого элемента И соединен со входом второго элемента задержки и с первым входом первого магистрального переключающего элемента, второй вход которого соединен с выходом вгорого элемента задержки и первым выходом блока, выход первого магистрального переключающего элемента соединен со вторым выходом 26 блока, вход третьего элемента задержки соединен с первым входом второго элемента И и с входом выборки блока, а выход - с первым входом третьего элемента И, второй вход которого сое- д динен со вторым входом блока и с первым входом четвертого элемента И, выход третьего элемента И соединен со входом четвертого элемента задержки, выход которого соединен со входом элемента НЕ, выход которого соединен с первым входом пятого элемента И, второй вход, которого соединен с выходом третьего элемента И, выход пятого элемента И соединен с первымЭЗ входом первого запоминающего элемента, второй вход которого соединен с третьим выходом блока, второй вход четвертого элемента И соединен 28с третьим входом блока, первый входшестого элемента И соединен со вторцм вцходом блока, вторые входывторого, четвертого и, шестого элементов И соединены соответственно счетвертым, третьим и пятым входамиблока, выход второго элемента Исоединен со счетным входом второгозапоминающего элемента, первый входкоторого соединен с выходом шестогоэлемента И, второй вход второго запоминающего элемента соединен с первым входом шестого элемента И, авыход - с первым входом элемента ИЛИи со входом пятого элемента задержки,выход которого соединен со вторымвходом элемента ИЛИ, выход которого соединен с первым входом второго магистрального . переключающего элемента, второй входкоторого соединен с первым входомэлемента ИЛИ, а выход - с третьимвыходом блока и со вторым входомпервого запоминающего элемента, выход которого соединен с первым входотретьего магистрального переключающего элемента, второй вход которогосоединен с выходом четвертого элемента И, выход третьего магистральногопереключающего элемента соединен спервым, входом шестого элемента И.Источники информации,принятые во внимание при экспертизе8-битный микропроцессор 8008-1.Каталог интегральных схем фирмы894715 ь В. ЛатышевАч Кор ор Н. Стец ееевеет еееее ве79 Тираж 748 .НИИПИ Государственного коло делам изобретений и035, Москва, Ж 35, Раушск Заказ 114 Подписное 13 ееее филиал ППП "Патент", г. Ужгород, ул. ПроектСоставиРедактор Е. Дицинская Техред итета ССткрытийя нэб., 89471550 55 чем 256 ячеек, что существенно снижает скорость выполнения командЦель изобретения - повышение быстродействия за счет возможности адресации к памяти объемом до 64 К байт с помощью одного байта адреса,Поставленная цель достигается тем,что в микропроцессор, содержащий арифметико-логический блок, регистр состояния, блок синхронизации, блок управляющей памяти, блок регистров, дешифратор,микрокоманд,регистр адреса, причем первый управляющий вход-выход арифметико-логического блока соединен с управляющим входом- ,выходом регистра состояния, информационный вход которого соединен с информационным входом арифметикологического блока, второй управляющий вход-выход которого соединен с первым управляющим входом-выходом блока управляющей памяти, выход которого соединен со входом арифметикологического блока, третий управляю. щий вход-выход которого соединен с первым входом- выходом блока синхронизации, второй вход-выход которого соединен со вторым управляющим входом-выходом блока управляющей памяти, первый информационный вход-выход которогоявляется входом-выходом микропро-цессора, информационный вход-выходарифметико-логического блока соединен с первым информационным входомвыходом блока управляющей памяти,второй информационный вход-выходкоторого соединен с информационнымвходом-выходом регистра состояния,второй вход блока синхронизациисоединен с первым выходом дешифратора микрокоманд, вход которого соединен с выходом блока управляющейпамяти, вход-выход блока регистровсоединен с информационным входомвыходом арифметико-логического блока, первый и второй выходы блокарегистров соединены со входом регистра адреса, выход которого является первым адресным выходом микропроцессора, вход блока регистровсоединен с выходом блока управляющеи памяти, введены блок управления адресацией, блок асинхронного при. ема-передачи, блок начальной установки, блок блокнотной памяти, блок пуска, счетчик адреса, счетчик команд и адресный мультиплексор, причем первый выход блока управления о 5 20 25 зо З 5 4 О 45 адресацией соединен с управляющимвходом блока блокнотной памяти,адресный вход которого соединен свыходом регистра адреса, управляющий вход которого соединен со вторымвыходом блока управления адресацией,третий выход которого соединен суправляющим входом счетчика адреса,информационный вход которого соединен со вторым выходом блока регистров, четвертый выход блока управления адресацией является управляющимвыходом микропроцессора, а пятыйвыход блока управления адресациейсоединен с первым входом-выходомблока синхронизации, третий вход-выход которого соединен с входом-выходом блока асинхронного приема-передачи, выход которого соединен спятцм выходом блока управления адресацией, первый вход которого соединен с выходом блока синхронизации,леовый вход которого соединен с,первым выходом блока пуска, второй выходкоторого соединен со входом блока начальной установки, выход которогосоединен с установочными входамиблока управляющей памяти, арифметико-логического блока, блока синхронизации и блока управления адресацией, второй вход которого соединен свыходом дешифратора микрокоманд,вход-выход блока блокнотной памятисоединен со входом-выходом блока регистров, выход счетчика адреса соединен с первым входом адресногомультиплексора, выход которого является вторым адресным выходом микропроцессора, информационный вход счетчика адреса соединен со вторым выхо"дом блока регистров, управляющийвход счетчика команд соединен с третьим выходом блока управления адресацией, выход счетчика команд соединен со входом адресного мультиплексора. При этом блок управления адресацией содержит первый второй, третий и четвертый запоминающие элементы, первый, второй, третий, четвертый, пятый, вестой, седьмой, восьмой и девятый элементы И, причем первые входы первого, второго и третьего запоминающих элементов соединены соответственно с первым, вторым и третьим входами блока, вторые входы первого, второго и третьего запоминаю,цих элементов соединены со входом5 891начальной установки блока, первыйвыход первого запоминающего элементасоединен соответственно с первыми входами первого и второго элементов И,второй вход первого элемента И соединен с первыми входами третьего ичетвертого элементов И и с четвертымвходом блока, второй выход первого запоминающего элемента соединен совторым входом третьего запоминающегоэлемента, первый выход второго запоминающего элемента соединен со вторым входом четвертого элемента И,выход которого соединен с управляющимвходом счетчика команд, второй выходвторого запоминающего элемента соединен с третьим входом третьего элемента И, выход которого соединен свыходом синхронизации и первым управляющим выходом блока, выход первого элемента И соединен со вторымуправляющим выходом блока, второй вховторого элемента И соединен с первымвходом пятого элемента И и с пятымвходом блока, второй вход пятогоэлемента И соединен с первым выходом второго запоминающего элемента, .выход второго элемента И соединенс первым счетным выходом блока,выход пятого элемента И соединен совторым счетным выходом блока, счетные входы первого, второго и третьегозапоминающих элементов соединенысоответственно с первым, вторым итретьим счетными входами блока, первый вход шестого элемента И соединен со счетным входом третьего запоминающего элемента, выход которогосоединен со вторым входом шестогоэлемента И, выход которого соединенсо счетным входом четвертого запоминающего элемента, первый вход седьмого элемента И соединен с выходомтретьего запоминающего элемента ипервым входом восьмого элемента И,второй вход седьмого элемента Исоединен с шестым входом блока исо вторым входом восьмого элементаИ, выход седьмого элемента И соединен с первым и вторым адреснымивыходами блока, выход восьмого элемента И соединен с третьим адреснымвыходом блока, первый вход девятогоэлемента И соединен с адресным входом блока, а второй вход - с седьмым входом блока, выход девятогоэлемента И соединен с первым входомчетвертого запоминающего элемента,второй вход которого соединен со вторым входом третьего запоминающегоэлемента, первый и второй выходы чет"вертого запоминающего элемента соединены соответственно с третьими3 входами восьмого и седьмого элементов И.Блок асинхронного приема-передачисодержит первый и второй запоминающие элементы, первый, второй, третий, 10 четвертый, пятый и шестой элементыИ, первый, второй, третий, четвертыйи пятый элементы задержки, первый,второй и третий магистральные переключающие элементы, элемент НЕ и эле 1% мент ИЛИ, причем вход первого элемента задержки соединен с первымвходом блока, а выход - с первымвходом первого элемента И, второйвход которого соединен со входом 10 первого элемента задержки, выходпервого элемента И соединен со вход дом второго элемента задержки и спервым входом первого магистральногопереключающего элемента, второй вход И которого соединен с выходом второгоэлемента задержки и первым выходомблока,выход первого магистрального лереключающего элемента соединен со вто-,рым выходом блока, вход третьегоэлемента задержки соединен с первымвходом второго элемента И и с входомвыборки блока, а выход - с первымвходом третьего элемента И, второйвход которого соединен со вторым 35входом блока и с первым входом четвертого элемента И, выход третьегоэлемента И соединен со входом четвертого элемента задержки, выходкоторого соединен со входом элемента НГ, выход которого соединен спервым входом пятого элемента И,второй вход которого соединен свыходом третьего элемента И, выходпятого элемента И соединен с первымвходом первого запоминающего элвмента, второй вход которого соединенс третьим выходом блока, второй входчетвертого элемента И соединен стретьим входом блока, первый входшестого элемента И соединен со вторым выходом блока, вторые входы второго, четвертого и шестого элементовИ соединены соответственно с четвертым, третьим и пятым входами блока,выход второго элемента И соединенсо счетным входом второго запоминающего элемента, первый вход которогосоединен с выходом шестого элементаИ, второй вход второго запоминающего25 50 элемента соединен с первым входомшестого элемента И, а выход - с первым входом элемента ИЛИ и со входомпятого элемента задержки, выходкоторого соединен со вторым входомэлемента ИЛИ, выход которого соединенс первым входом второго магистрального переключающего элемента, второйвход которого соединен с первым входом элемента ИЛИ, а выход - с треть Оим выходом блока и со вторым входомпервого запоминающего элемента,выход которого соединен с первым входом третьего магистрального переключающего элемента, второй вход которого соединен с выходом четвертогоэлемента И, выход третьего магистрального переключающего элемента соединен с первым входом шестого элемента И.20На фиг, 1 представлена блок-схемамикропроцессора; на фиг, 2 - блокуправления адресацией для 8-битногомикропроцессора; на фиг. 3 - блокасинхронного приема-передачи для8-битного микропроцессора; нафиг. 4 - блок синхронизации; нафиг. 5 и 6 - временные диаграммывыполнения команды.Устройство содержит арифметикологический блок 1, соединенныйуправляющей шиной 2 с регистром 3состояния, управляющей шиной 4 сблоком 5 синхронизации, блоком 6управления адресацией и блоком 7асинхронного приема-передачи, управляющей шиной 8 и блоком 9 управляющей памяти, управляющей шиной10. с блоком 11 начальной установки,с блоком 5 синхронизации, с блоком 9управляющей памяти, с блоком 6 управления адресацией, микрокомандноймагистралью 12 с блоком 9 управляющей памяти, с регистром 3 состояния,с накопительным регистром 13, сблоком 14 регистров регистром общего пользования) , со счетчиком 15команд, с дешифратором 16 микрокоманд, а магистралью 17 данных - снакопительным регистром 13 и регистром 14 общего пользования, сцетчиком 15 команд, со сцетчиком 18с блоком 19 блокнотной памяти, сблоком 9 управляющей памяти, регистр3 состояния, соединенный магистралью20 с блоком 9 управляющей памяти, 55блок 5 синхронизации, соединенныйпо входу 21 с блоком 9 управляющейпамяти, по входу 22 - с блоком 23 пучка, по входу 24 - с блоком 7 асинхронного приема-передачи, по выходу 25 - с блоком 6 управления адресацией, накопительный регистр 13 и регистры 14 общего пользования, счетчик 15 команд, связанные внутренней адресной магистралью 26 со счетчиком 27 адреса, со счетчиком 28 команд и регистром 29 адреса, регистр 29 адреса, соединенный по выходу 30 с управляемым объектом 31 и блоком 19 блокнотной и. мяти, счетчик 29 команд, соединенный по выходу 32 с адресным мультиплексором 33, счетчик 27 адреса, соединенный по выходу 34 с адресным мультиплексором 33, блок 6 управления адресацией, соединенный по вы- . ходу 35 с блоком 19 блокнотной памяти, по выходу 36 - со счетчиками адреса 27 и команд 28, по выходу 37 - с регистром 29 адреса, по выходу 38 - с управляемым объектом 31, блок 19 блокнотной памяти, блок 9 управляющей памяти, блок 11 начальной установки, соединенный по входу 39 с блоком 23 пуска, дешифратор 16 микрокоманд, соединенный по выходу 40 с блоком 5 синхронизации, по выходу 41 - с блоком 6 управления адресацией, адресный мультиплексор 33, соединенный по выходу 42 с управляемым объектом 31блок 6 управления адресацией содержит четыре запоминающих элемента и девять элементов И, причем первый запоминающий элемент 43 по первому входу соединен с первым выходом 44 дешифратора 16 микрокоманд, по второму входу - со вторыми входами второго 45, .третьего 46 и четвертого 47 запоминающих элементов и с блоком 11 начальной установки, а по первому выходу 48 соединен с первыми входами первого 49 и второго 50 элементов И, по второму выходу 51 - со вторым входом третьего элемента И 52, соединенного по первому входу со вторым входом первого элемента И 49, с первым входом четвертого 53 элемента И с первым выходом 54 арифметико-логического блока 1, по третьему входу 55 - со вторым выходом второго запоминающего элемента 45, а по выходу 56 - со стробирующим входом регистра 29 адреса и первым входом блока 5 синхронизации, выход 57 первого элемента И 49 соединен со стробирующим входом счетчика 27 адреса, второй запоминающий элемент 45 по первому входу соединен со вторым выходом 58 дешифратора 16 микрокоманд, по первому выходу 59 - со вторым входом четвертого элемента И, 53, выход 60 которого соединен со стробирующим входом счетчика 28 команд и вторым входом пятого элемента И 61, второй вход второго элемента И 50 соединен со вторым выходом 62 арифметико-логического блока 1 и с первым входом пятого элемента И 61, выход 63 которого соединен со счетным входом счетчика 28 команд, выход 64 второго элемента И 50 соединен со счетным входом счетчика 27 адреса, третий запоминающий элемент 46 по первому входу соединен с третьим выходом 65 дешифратора 16 микрокоманд, по счетному входу 66, с блоком 7 асинхронного приема-передачи, со счетными входами первого 43 и второго 45 запоминающих элементов и с первым входом шестого элемента И 67, выход 68 которого соединен со счетным входом четвертого запоминающего элемента 47, а по выходу 69 со вторым входом шестого элемента И 67 и первыми входами восьмого 70 и седьмого 71 элементов И, второй вход девятого эЛемента И 72 соединен со вторым выходом 73 блока 5 синхронизации, первый вход - с магистралью 17 данных, а выход 74 - с первым входом четвертого запоминающего элемента 47, первый выход 75 которого соединен с третьим входом восьмого элемента И 70, выход 76 которого соединен с управляемым объектом 31, второй выход 77 четвертого запоминающего элемента 47 соединен с третьим входом седьмого элемента И 71, выход 78 которого соединен с блоком 19 блокнотной памяти и управляемым объектом 31, а второй вход 79 - со вторым входом восьмого элемента И 70 и первым выходом блока 5 синхронизации. Блок 7 асинхронного приема-передачи содержит два запоминающих элемента, шесть элементов И, пять элементов задержки, три магистральных переключающих элемента, один элемент НЕ и один элемент ИЛИ, причем первый элемент 80 задержки по входу соединен с первым выходом 81 арифметика-логического блока 1 и вторым входом первого элемента И 82, а по выходу 83 - с первым 1входом первого элемента И 82, выход 84 которого соединен с входом второ 89471510го элемента 85 задержки и первымвходом первого магистрального переключающего элемента 86, соединенногопо выходу со вторым входом 87 арифметика-логического блока 1, а выходвторого элемента 85 задержки соединен со вторым управляющим входом магистрального переключающего элементаи первым входом 88 блока 5 синхрони 10 зации, третий элемент 89 задержкипо входу соединен с первым входомвторого элемента И 90 и с первым выходом 91 блока 5 синхронизации, апо выходу 92 - с первым входом треть 1 его элемента И 93, второй вход которого соединен со вторым выходом 94блока 5 синхронизации и с первымвходом четвертого элемента И 95, авыход 96 соединен со вторым входомпятого элемента И 97 и входом четвертого элемента 98 задержки, выход 99которого соединен со входом элементаНЕ 100, соединенного по выходу 101с первым входом пятого элемента И 97,д 5 выход 102 которого соединен с первым входом первого запоминающегоэлемента 103, соединенного по второмувходу с выходом второго магистрального переключающего элемента 104 ивторым выходом 105 арифметико-логического блока 1, причем выход 106первого запоминающего элемента 103соединен с первым входом третьегомагистрального переключающего эле 35мента 107, второй управляющий входкоторого соединен с. выходом 108 четвертого элемента И 95,а выход магистрального переключающего элемента 107 с первым входом шестого элемента И 109, 40со вторым входом второго запоминающего элемента 110 и первым входом 111арифметико-логического блока 1, автарые входы четвертого 95 и шестого109 элементов И соединены с третьим112 и гятым 113 выходами блока 5"45 синхронизации, выход 114 шестого элемента И 109 соединен с первым входом цторого запоминающего элемента110, соединенного счетным входом свыходом 115 второго элемента И 90,5 о выход 116 второго запоминающего элемента 110 соединен с первым входомвторого магистрального переключающегоэлемента 104, первым входом элементаИЛИ 117 и с входом пятого элементаы 118 задержки, выход 119 которого соединен со вторым входом элемента ИЛИ117, соединенного по выходу 120 совтооым управляющим входом второго11 8947магистрального переключающего элемента 104, второй вход второго элементаИ 90 соединен с четвертым выходом121 блока 5 синхронизации.5Блок 5 синхронизации содержит пять запоминающих элементов, шесть элементов И, три элемента задержки, два элемента ИЛИ и три элемента НЕ, причем первый элемент 122 задержки 10 включен между четвертым выходом 123 блока 7 асинхронного приема-передачи и первым входом первого элемента И 124, соединенного по второму входу с выходом 125 первого запоминаю,щего элемента 126 и четвертым Входом блока 7 асинхронного приема-передачи по,третьему входу - с выходом 127 второго запоминающего элемента 128, а по выходу 129 - со вторым входом пер- щ вого элемента ИЛИ 130, соединенного по первому входу с выходом 131 второго элемента И 132, первый вход которого соединен с первым выходом 133 блока 7 асинхронного приейа-переда- д 5 чи, .а второй вход элемента И 132- с выходом 134 третьего запоминающего элемента 135 и вторым входом блока 7 асинхронного приема-передачи, выход 136 первого элемента ИЛИ 130 соединен с входами второго элемента 137 задержки и первого элемента НЕ 138, соединенного с первым входом третьего элемента И 139, выход 140 второго элемента 137 задержки соединен со вторым входом третьего элемента И 139, выход 141 которого соединен с первым входом четвертого запоминающего элемента 142, соединенного по второму входу с вторым выходом 143 блока 7 асинхронного приема - пере 40 дачи, со.вторыми входами первого .126, второго 128 и третьего 135 запомйнающих элементов, по первому выходу 144 -с первым входом четвертого элементаИ 145 и со вторым входом блока 6 управ",45 ления адресацией, по второму выходу 146 - с входом третьего элемента 147 задержки, выход 148 которого соединен со вторым входом четвертого элемента И 145, соединенного 50 .по выходу 149 с первым входом блока 7 асинхронного приема-передачи, причем второй запоминающий элемент 128 по первому входу соединен с выходом 150 пятого элемента И 151, соединен ного по первому входу с третьим выходом 152 блока 7 асинхронного приема- передачи, по второмувходу - с пер 15 12вым выходом 153 арифметико-логического блока 1, по третьему входу - с первым выходом 154 блока 6 управления адресацией, причем первый 126 и третий 135 запоминающие элементы по первым входам соединены со вторым 155 и первым 156 выходами дешифратора 16 микрокоманд, первый вход шестого элемента И 157 соединен с выходом 158 второго элемента НЕ 159, вход которого соединен со вторым выходом 160 блока 6 управления адресацией, второй вход - с выходом 161 третьего элемента НЕ 162, вход которого соединен с третьим выходом 163 блока 6 управления адресацией, третий вход - со вторым выходом 164 пятого запоминающего элемента 165, четвертый выход 21 - с блоком 9 управляющей памяти, пятый вход - со вторым выходом 166 арифметико-логического блока 1, причем пятый .запоминающий элемент 165 по первому выходу 167 соединен с третьим входом блока 7 асинхронного приема-передачи, по первому входу - с выходом 168 второго элемента ИЛИ 169, первый вход которого соединен с третьим выходом 170 дешифратора 16 микрокоманд, второй вход - с первым выходом 171 блока 23 пуска, по счетному входу пятый запоминающий элемент 165 соединен со вторым выходом 172 блока 23 пуска, по второму Входу 10 - с блоком 11 начальной установки, причем выход 173 шестого элемента И 157 соединен с первым входом блока 6 управления адресацией.Арифметико-логический блок 1 (АБ) предназначен для выполнения арифметических, логических и сдвиговых операций, Блок состоит из двух комбинацион. ных схем параллельного четырехразрядного арифметическо-логического узла с асинхронным переносом. При выполнении арифметических, логических, сдвиговых операций Формируются четыре признака, определяющие состояние арифметико-логического блокав данный момент, которые хранятся на регигтре состояния.Регистр состояния включает в себятриггер . расширения (Р), триггерзнака (3), триггер переполнения (П),триггер. нуля (Н).Блок 5 синхронизации организуетцикл .выполнения команд.894715 Блок 6 управления адерсацией формирует 16-разрядный адрес по короткому 8-разрядному адресу.Блок 7 асинхронного приема-переда чи формирует сигн,лы, обеспечивающие асинхронный обмен информацией по магистрали.Блок 9 управляющей памяти (УП) предназначен для хранения и выдачи микрокоманд, обеспечивающих управление различными блоками процессора,Блок 11 начальной установки форми рует сигналы, обеспечивающие приведение в исходное состояние БИС и всех триггеров процессора,Накопительный регистр 13 предназначен для промежуточного хранения операндов,Регистры 14 общего пользования обеспечивают возможность написания эффективных программ.Счетчик 15 команд предназначен для автоматического выполнения последовате 1 ьности команд,Дешифратор 16 микрокоманд обеспечивает формирование управляющих сигналов,Счетчик 18 предназначен для организации программного стека,Блок 19 блокнотной памяти (БП) хранит промежуточные результаты и переменные параметры процесса.Счетчик 27 адреса предназначен для хранения старшего байта адреса операнда.Счетчик .28 команд обеспечивает хранение старшего байта адреса команд,Регистр 29 адреса предназначен для хранения младшего байта адреса,Арифметико-логический блок и блок управляющей памяти представляют собой блок обработки адресов и операндов, АБ, получив микрокоманду из УП, выполняет арифметические, логические и сдвиговые операции над числами, хранящимися в его регистрах или поступающими по магистрали, Команды, включающие в себя собственно операции над числами и вычисления адресов операндов и следующей команды, реализуются как последовательности микрокоманд УП, разворачивающиеся на магистрали микрокоманд, при поступлении на вход УП команд,функциональное распределение регистров блока регистров следующее:РОР 1 - регистры общего назначения;Р 2 14Р 3 - регистр.-указатель старшегобайта адреса;Р 4 - регистр-указатель младшегобайта адреса;Р 5 - регистр-указатель стека;Р 6 - регистр старшего байта адреса команды;Р 7 - регистр-счетчик команд.Одной иэ основных структурных 0 проблем в 8-битных микропроцессорахявляется проблема адресации к памяти, поскольку 8-битным словом непосредственно можно адресоваться толькок 256 ячейкам.15 Для того, цтобы адресоваться кбольшему числу ячеек необходимо нарегистр адреса передать два байтаадреса.8-битный микропроцессор позволяет 20 адресоваться к ячейкам памяти спомощью одного байта, при этом памятьцелесообразно разбить на 3 части:область программ и данных (ОПД); область памяти блокнотного типа (ОПБ);25 область регистров периферийных устройств (ОП). Каждая из перечисленных областейвыбирается с помощью специальных3 О признаковОбласть памяти блокнотного типа(ОПБ) используется в качестве стекаили как ЗУ, для хранения промежуточ-.ных результатов и переменных параметров, В качестве ОПБ в устройстве используется, блок 19, содержащий 256ячеек, Для считывания (или записи)информации из блокнотной памяти(или в блокнотную память) необходимо 4 О задать адрес, а так как блокнотнаяпамять состоит из 256 ячеек памяти,то для адресации достаточно восьмимладших разрядов адреса, поэтомумладшая часть адреса поступает вблок 19.45 Старшая часть адреса поступает вблок постоянного (ПЗУ) или оперативного (ОЗУ) заполняющего устройстватакже, как и младшая часть. ПЗУ илиОЗУ образуют область программ и данных и область регистров периферийныхустройств.Область регистров периферийныхустройств (ОРП) вводится для логи ческого сопряжения микропроцессорас управляемым объектом.Емкость областей ОПБ и ОРП равна256 ячейкам. Таким образом, адреса.15 8947 ия к областям ОПБ и ОРП производится 8 битами, причем без изменения старшей части адреса области ОПД.Внешняя адерсная магистраль включает в себя магистраль 30(младших 8 разрядов адреса) и магистраль 42 (старших 8 разрядов адреса).Признак памяти типа ОПД задается микропрограммно. Наличие в 13 разряде микрокоманды "1" определяет область 1 о ОПБ или ОРП, а отсутствие его определяет область ОПД.Адрес данных от адреса команд отделяется микропрограммно. Обращаясь к счетчику 28 команд, определяют 1 ф ,область программ, а обращаясь к регистру адреса 29 - область данных.По сигналу 73 - "Команда выдана", сформированному в блоке синхронизации 5, и при наличии на магистрали уе данных 17 команды обращения к ОРП элемент И 72 Формирует сигнал 74, устанавливающий запоминающий элемент 47 в "1". При выполнении команды блок 9 управляющей памяти генерирует 2 з последовательность микрокоманд, которая поступает на дешифратор 16 микро- команд в случае обращений или к ОПБ, или к ОРП, формирует сигнал .65, устанавливающий запоминающий элемент 46 ур в "1".При выполнении команды блок 5 синхронизации Формирует сигнал обращения к памяти 79 и в зависимости от состояния двух запоминающих элементов 64 и 47 производится выбор или ОПБ с помощью элемента И 71, или ОРП с помощью элемента И 70 по младшему байту адреса. После выполнения команды из блока 7 асинхронного приема- передачи поступает сигнал 66 - "ИнФО Формация принята", по которому запоминающие элементы 46 и 47 устанавлиВаЮтСя В н 011. Благодаря тому, что обмен данными производится массивом и программа выполняется последовательно, в качестве узла, определяющего адрес следующей ячейки, выбирается счетчик. Если хранить старшую часть адреса области данных и области программ на счетчиках адреса 27 и команд 28 то при выборке ячейки памяти достаточно будет передавать только младший байт адреса, микропрограммно определив обращение или к счетчику адреса, или к счетчику команд.Введение дополнительного блока управления адресаций не означает 15 16полного исключения адресации к памяти по 16-разрядному абсолютному адресу. Более того, адресация в поле памяти объемом 64 К ячеек без наличия на адресном регистре, 16-разрядного адреса принципиально невозможна, В отличие от известного в предлагаемом устройстве вместе с обычной полноразрядной адресацией, при которой требуется передача 2-хайтов адреса, введена адресация по короткому 8-разрядному адресу к подобласти памяти. При выпо.нении программы команды выбираются из памяти, как правило, последовательно команда за. командой. Для перехода на программы имеются специальные команды, В электронно-вычислительных машинах (ЭВМ), построенных на элементной базе малой и средней интеграции счетчик команд наращивается на1111 при выполнении каждой команды инепосредственно адресует следующуюкоманду. Иное дело в ЭВМ на микропроцессорной элементной базе, Здесь .счетчик команд строится на регистрах большой интегральной схемы (БИС) микропроцессора. При выполнении каж.дой команды он также наращиваетсяна "1", но уже не может непосредственно адресовать команду, поскольку дополнительно .требуется передать сформированный адрес по адресной магистрали в большие интегральные схемы памяти, Примерно то же происходит и при обращении к последовательному массиву операндов в содержательных командах, где необходима передача адреса операнда. Из-за ограниченности контактов БИС микропроцессора адресная магистраль выполняется 8-разрядной, Введение короткой адресации позволяет передать старший байт адреса только один раз для выбора подобласти памяти, а затем передавать при работе в подобласти только младший байт. Причем, поскольку старшие 8 разрядов схемы адресации выполнены как счетчик, а микропроцессор анализирует череполнение младших разрядов, объем выбранной подобласти может быть равным 64 К.Время передачи каждого байта адреса соизмеримо со временем выполнения операции в микропроцессоре, поэтому .исключение необходимости передачи старшего байта приводит к уменьшению времени выполнения команд, т,е. повышению быстродействия.17Обычно программы и операнды размещаются в различных областях памяти Для микропроцессора, применяемого как элемент управления, появляются и внешние регистры, вводимые как область памяти. При этом эффективность адресации еще более снижается, если эти области не разделены физическими признаками, что и происходит в известном устройстве, поскольку необходимо передавать 2 байта адреса как для операнда в памяти, для операнда во внешнем регистре, так и для выборки следующей команды. Использование .короткой адресациисовместно с Физическим разделениемпамяти на область программ, блокнотную память и область внешних регистров еще более повышает эффективностьструктуры, так как позволяет обратиться ко всем трем областям с передачей только одного байта для каждой области.Прежде чем начать работу, необходимо привести в исходное состояниеБИС АБ и УП и запоминающие элементымикропроцессора, Для этого в блоке23 пуска необходимо нажать кнопку"Сброс. БИСЫ АБ и УП устанавливаютсяв исходное состояние при подаче положительного импульса на выходе 10блока 11 начальной установки, длительность которого должна быть больше или равна 2,1 мкс,При этом в УП 9 формируется микро.команда "Исходное состояние", по которой сигнал "Конец команды" устанавливается в "1" состояние, а в регистр следующего адреса заноситсяадрес начала команды, таким образомБИС готов к приему команды,По сигналу "Пуск" 22 с пультаоператора 23 команда "Начальныйпуск" принимается на регистр командУП 9УП 9 Формирует последовательностьмикрокоманд, по которым выполняютсяследующие действия,Устанавливается в "1" состояниеуказатель стека Р 5; устанавливаетсяв "0" состояние старший байт адресаР 6; устанавливается в н 0" состояниесчетчик команд Р 7; содержимое регистра Р 6 передается в адресную магистраль; содержимое регистра Р 7 передается в адресную магистраль.В момент выдачи старшего байтаадреса команды (содержимое Р 6) де 3 40 43 0 Передача старшего байта адреса команды осуществляется и при выполнении команды межстраничного условного перехода.После передачи старшего байта адреса команды УП переходит к Формированию следующей микрокоманды "Передача младшего байта адреса".Если при передаче адреса ни один из запоминающих элементов 43 и 45 не установлен в "1", то возбуждается логический элемент И 52 и младший байт адреса принимается на регистр 29 адреса,При передаче младшего байта адреса блок 6 управления адресацией формирует сигнал "Признак младшего байта" 154 (56) АУ 1 - сигнал "Выдан адрес" 153, а блок 7 асинхронного приема-передачи - сигнал "Выдан адрес", задержанный 152 (88).По этим сигналам в блоке 5 управления. возбуждается логический элементИ 151 и устанавливает запоминающийэлемент 128 в "1". Дешифратор 16микрокоманд устанавливает запоминаю 894715 18шифратор 16 микрокоманд формируетсигнал 58, устанавливающий в "1"запоминающий элемент 45, а АБ 1 Формирует сигнал 54 "Адрес выдан", по у которому возбуждается элемент "И"53 и старший байт адреса команды,поступающий по внутренней адресноймагистрали 26, принимается на счетчик команд 28, после приема старше го байта адреса формируется ответный сигнал "Адрес принят" 66 изблока 7 асинхронного приема-передачи. и запоминающий элемент 45 устанавливается в "0", а АУ 1, получив ответ ный сигнал Адрес принят", формирует сигнал "Исполнено" 8 для УП 9Передача старшего байта адресакоманды в счетчик команд осуществляется только один раз при. начальной 20 установке. Затем изменение 8 младших разрядов счетчика команд выполняется микропрограммно, а 8 старшихразрядов аппаратно.Если в момент изменения состояния 2 з счетчика команд в АУ 1 возникает импульс переполнения 62, свидетельствующий о переходе в следующую страницу памяти, который поступает налогический элемент И 61, то к счетщ цику 28 команд добавляется "1",обеспечивая переход к следующей странице.
СмотретьЗаявка
2850475, 12.12.1979
ПРЕДПРИЯТИЕ ПЯ Р-6429
САДОВНИКОВА АНТОНИНА ИННОКЕНТЬЕВНА, МЕРКУЛОВ ВЛАДИСЛАВ АФАНАСЬЕВИЧ, ПОКРОВСКИЙ ВИКТОР МИХАЙЛОВИЧ
МПК / Метки
МПК: G06F 15/00
Метки: микропроцессор
Опубликовано: 30.12.1981
Код ссылки
<a href="https://patents.su/19-894715-mikroprocessor.html" target="_blank" rel="follow" title="База патентов СССР">Микропроцессор</a>
Предыдущий патент: Микропроцессорный модуль
Следующий патент: Число-импульсное решающее устройство
Случайный патент: Способ получения терморасщепленного графита и устройство для его осуществления