Устройство для контроля памяти

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик л 1983757 К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22),Заявлено 02. 07. 81 (23) 3310247/18-24с присоединением заявки Нов) М. Кн. С 11 С 29/00 Государственный комитет С.СС Р но делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ Изобретение относится к запоминающим устройствам;Известно устройство для контроляпамяти, содержащее два счетчика, накопитель, блок управления и выходнойрегистр1 .Недостатком этого устройства является то, что он не обеспечиваетконтроль выбранных разрядов информа.ции при записи,Наиболее близким по техническойсущности к изобретению является устройство для контроля памяти, содержащее запоминающие ячейки (накопитель),входы каждой йз которых подключенычерез элементы И к информационнымшинам, первый дешифратор, выходы которого подключены к вторым входамсоответствующих элементов И, а входы соединены с выходами первого счетчика, подключенного через второйсчетчик к генератору тактовых импульи входой регистр, оды которого соединены с выходами коммутатора, а вход сброса подключен к первому выходу первого дешифратора2,Недостатками этого устройства являются низкое быстродействие, таккак для контроля информации при записи в любую запоминающую ячейку по любым заранее заданным разрядам необходимо обращаться к выбранной ячейке столько раз, сколько задано разрядов в данной ячейке, и низкая надежность, так как оно обеспечивает контроль каждого. разряда только для неисправных запоминающих ячеек.Целью изобретения является повышение быстродействия устройства.Поставленная цель достигаетсятем, что в устройство для контроля памяти, содержащее элементы памяти, входы которых подключены к выходам элементов И, первый дешифратор, счетчики, генератор тактовых импульсов, первый коммутатор и вйходной регистр, информационные входы которого соединены с выходами первого коммутатора, а вход сброса подключен к одному иэ, выходов первого дешифратора, другие выходы которого соединены с первыми входами элементов И, а входы - с вы ходами первого счетчика, вход которого подключен к одному из выходов 25 второго счетчика, вход которого соединен с выходом генератора тактовыХ импульсов, вторыевходы элементов И соответственно объединены и являютсЯ информационными входами устройства,30 введены мультиплексор, второй дешифратор, шифраторы, второй и третийкоммутаторы, причем входы второгодешифратора соединены с выходами вто"рого счетчика, а выходы - с однимииз входов второго и третьего коммутаторов, другие входи которых подключены к другом выходам первого дешиф.ратора, входя первого и второго шиф 4раторов соединены соответственно с.выходами второго и третьего коммутаторов, выходы первого и второго шиФ Ораторов подключены к управляющим входам мультиплексора и первого коммутатора соответственно, выход мультиплексора соединен с входом первогокоммутатора, а информационные входыподключены к вторым входам соответствующих элементов И.На чертеже представлена функциональная схема предлагаемого устройства.Устройство содержит элементы 1 памяти, элементы И 2, информационныевходы 3, первый дешифратор 4, первый5 и второй б счетчики, генератор 7тактовых импульсов, выходной регистр8, первый .коммутатор 9, мультиплексор 10, второй дешифратор 11, первый12 и второй 13 шифраторы, второй 14и третий 15 коммутаторы, выполненные программируемыми, Второй коммутатор 14 может быть выполнен, например в виде наборного поля,Устройство работает следующим образом.Входная информация со входов 3синхронно, с частотой, определяемой 35генератором 1 и счетчиком б, поступает через элементы И 2 в элементы 1 "памяти. Счетчик 5 и дешифратор 4обеспечивают последовательное;заполнение всех элементов 1 памяти. Считы вание каждого бита информации, поступающей в заданный разряд каждогозаранее заданного элемента 1 памяти,производится с помощью регистра 8.При этом номер разряда, который следует считывать из элементов 1 памяти, устанавливается с помощью программируемого коммутатора 14. Импульсыс выходом дешифраторов 11 или 4, открывая для записи выбранный элемент 1 памяти, проходят в соответствии с заранее установленной программой через коммутатор 14 на вход шифратора 12, выходной импульс которого настраивает мультиплексор 10 на передачу информации заданного разряда.Эта информация с выхода мультиплексора 10 поступает на вход коммутатора 9, который направляет ее в требуемый разряд регистра 8, предварительно обнуленного импульсом с выхода 60 дешифратора 4, соответствующего нулевому состоянию, счетчика 5. Второй коммутатор 15 по заданной программе переключает выходы дешифраторов 11 или 4 на соответствующий вход шифра тора 13, выходной импульс которого управляет коммутатором 9. Таким образом, информация, соответствующая выбранному разряду для каждого элемента 1 памяти, записывается в заданный разряд регистра 8. Выбор номера выхода дешифраторов 4 и 11 обеспечиваетая настройкой коммутаторов 14 и 15 и определяет состав информации в регистре 8. При этом дешифратор 11 обеспечивает запись выбранных разрядов одного какого-либо элемента 1 па" мяти, а дешифратор 4 обеспечивает конкретный выбор этого запоминающего элемента 1 памяти.В итоге контроль записываемой информации независимо от числа контролируемых разрядов каждого элемента 1 памяти обеспечивается без потерь времени,Таким образом, повышается быстродействие устройства путем сокрац 1 ения времени на контроль записываемой информации.Технико-экономическое преимущество предлагаемого устройства заключается в его более високом, по сравнению с известным быстродействии,.Формула изобретенияУстройство для контроля памяти, содержащее элементы памяти, входы которых подключены к выходам элементов И, первый дешифратор, счетчики, генератор тактовых импульсов, первый коммутатор и выходной регистр, информационные входи которого соединены с выходами первого коммутатора, а вход сброса подключен к одному из выходов первого дешифратора, другие выходи которого соединены с первыми входами элемеитов И, а входы - с выходами первого счетчика, вход которого подключен к одному из выходов второго счетчика, вход которого соединен с выходом генератора тактовых импульсов, вторые входы элементов И соответственно объединены и являются информационными входами устройства, о т л и ч а ю ц е е с я тем, что, с целью повышения быстродействия устройства, в него введены мультиплексор, второй дешиФратор, шифраторы, второй и третий коммутаторы, причем входы второго дешифратора соединены с выходами второго счетчика,. а выходы - с одними из входов второго и третьего коммуторов, другие входы. которых подключены к другим виходам первого дешифратора, входы первого и второго шифраторов соединены соответственно с выходами второго и третьего коммутаторов, выходи первого и второго шифраторовПодписноеР б 1Тираж б 22ИИНИ Государственного комитета по делам изобретений и открыти 35, Москва, Ж, Раушская наб аз 99 4/5 филиал ППП "Патент", г, Ужгород, ул. Проектная, 4 подключены к управляющим входам мультиплексора и первого коммутаторасоответственно, выход мультиплексорасоединен с входом первого коммутатора, а информационные входы подключены к вторым входам соответствующихэлементов И,6.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 705526, кл. С 11 С 29/00, 1977.2. Авторское свидетельство СССР9 754485, кл, С 11 С 29/00, 1978